CN115656961A - 一种基于并行处理器的os-cfar处理方法及系统 - Google Patents
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Abstract
本发明涉及信号处理技术领域，公开了一种基于并行处理器的OS‑CFAR处理方法及系统，其技术方案要点是将并行处理器作为运行基础，采用串行状态机管理模式：接收输入数据和CFAR处理完成信号，分支得到距离维数据和速度维数据；并行处理两条线路，对距离维数据和速度维数据依次进行提取、排序、计算以及检测，输出距离维结果矩阵和速度维临时结果矩阵；对速度维临时结果矩阵进行转置处理，并和距离维结果矩阵进行位置上的逻辑与计算，得到有效点的位置矩阵并输出CFAR处理完成信号，本发明基于并行处理器进行设计，能够实时计算CFAR的数据，极大的降低了CFAR的时延，加之串行状态机设计，使得资源消耗也能满足实际需求。
Description
技术领域
本发明涉及信号处理技术领域，更具体地说，它涉及一种基于并行处理器的OS-CFAR处理方法及系统。
背景技术
雷达恒虚警率（CFAR）处理是一种提供自适应检测门限的信号处理技术,经典的CFAR主要分为两类，即均值类（ML）CFAR和有序统计类（OS）CFAR，其中ML_CFAR在均匀杂波背景环境下具有优异的检测性能，但在非均匀杂波背景环境下，检测概率大大降低，OS_CFAR检测则具有良好的抗脉冲干扰能力，因此目前民用雷达普遍采用OS_CFAR。
现行业中在实现OS_CFAR处理方法的方案为：依赖DSP+软件的方式实现即通用DSP芯片构造硬件处理平台，通过编写处理软件实现OS_CFAR处理方法。这种通用的DSP芯片具有开发简便，实用灵活的特点，针对距离分辨率不高，数据量不大的宽脉冲雷达来说是一种简单可行的方案。
但是通用DSP+软件的方式无法达到4D雷达设计需求，由于4D雷达数据量极大，而通用DSP芯片的处理速度较慢，加之采用串行流水设计方式，导致CFAR的时延是无法满足4D雷达设计需求。
发明内容
本发明的目的是提供一种基于并行处理器的OS-CFAR处理方法及系统，基于并行处理器进行设计，能够实时计算CFAR的数据，极大的降低了CFAR的时延，加之串行状态机设计，使得在资源消耗上，也满足实际需求。
本发明的上述技术目的是通过以下技术方案得以实现的：一种基于并行处理器的OS-CFAR处理方法，将并行处理器作为运行基础，进行以下数据处理步骤：
接收输入数据和CFAR处理完成信号，得到标准待处理数据；
对标准待处理数据按照距离维和速度维进行分支，得到距离维数据和速度维数据；
并行处理两条线路，线路一：对距离维数据依次进行提取、排序、计算以及检测，输出距离维结果矩阵；线路二：对速度维数据依次进行提取、排序、计算以及检测，输出速度维临时结果矩阵，对速度维临时结果矩阵进行转置处理，得到速度维结果矩阵；
对距离维结果矩阵和速度维结果矩阵进行位置上的逻辑与计算，得到有效点的位置矩阵并输出CFAR处理完成信号。
作为本发明的方法的一种优选技术方案，所述接收输入数据和CFAR处理完成信号，得到标准待处理数据的步骤中，输入数据为经过处理的前端射频芯片AD数据，输出的标准待处理数据按照标准协议进行处理，所述标准协议为标准axis协议流。
作为本发明的方法的一种优选技术方案，在对距离维数据或速度维数据进行提取之前，还分别对距离维数据或速度维数据进行缓存；在对速度维临时结果数据进行转置处理前，对进行速度维临时结果数据缓存。
作为本发明的方法的一种优选技术方案，对距离维数据或速度维数据进行的提取、排序、计算以及检测的过程为：
提取：对缓存的距离维数据和速度维数据进行参考窗单元和检测单元的数据提取，并通过ram进行缓存和滑窗操作；
排序：对提取出的参考窗单元数据进行排序，找出第K个大值；
计算：将第K个大值与门限系数T相乘，得到门限值；
检测；将检测单元与门限值作比较，当检测单元>门限值时，输出为1，当检测单元<门限值时，输出为0。
作为本发明的方法的一种优选技术方案，在方法运行过程中采用状态机进行状态管理，在数据的提取、排序、计算以及检测过程中，通过状态机和检测地址的映射表来确定检测单元的地址，对应到矩阵行列中，当一次行或者列的状态到达终态时，登记该行或列检测完成，直到全部的行或列计算完成，记录一次距离维结果矩阵或者速度维临时结果矩阵计算完成。
一种基于并行处理器的OS-CFAR处理系统，包括：
非相干累积的数据源模块，用于接收输入数据和CFAR处理完成信号，并处理得到标准待处理数据；
数据分支模块，用于对标准待处理数据按照距离维和速度维进行分支，得到距离维数据和速度维数据；
取窗模块，分别用于对距离维数据和速度维数据进行参考窗单元和检测单元的提取；
排序计算模块，分别用于对距离维数据和速度维数据的参考窗单元进行排序，并根据排序结果计算门限值；
检测模块，分别将对距离维数据和速度维数据的检测单元，与距离维门限值和速度维门限值进行比较，得到对应的距离维结果矩阵和速度维临时结果矩阵；
速度维临时结果转置模块，用于将速度维临时结果矩阵转置处理得到速度维结果矩阵；
距离维与速度维结果对比模块，用于对距离维结果矩阵和速度维结果矩阵进行位置上的逻辑与计算，得到有效点的位置矩阵并输出CFAR处理完成信号。
作为本发明的系统的一种优选技术方案，还包括：速度维第一缓存模块，用于在取窗前，缓存分支后的速度维数据；
距离维第一缓存模块，用于在取窗前，缓存分支后的距离维数据；
距离维第二缓存模块，用于缓存整个非相干累积的数据，进行滑窗操作；
速度维第二缓存模块，用于缓存整个非相干累积的数据，进行滑窗操作；
速度维第三缓存模块，用于缓存速度维临时结果矩阵；
距离维第三缓存模块，用于缓存距离维结果矩阵；
速度维第四缓存模块，用于将速度维临时结果矩阵按照地址进行缓存；
速度维第五缓存模块，用于对速度维结果矩阵进行缓存。
作为本发明的系统的一种优选技术方案，所述取窗模块包括：距离维取窗模块，用于在距离维度上进行参考窗单元和检测单元的提取；速度维取窗模块，用于在速度维度上进行参考窗单元、检测单元的提取。
作为本发明的系统的一种优选技术方案，所述排序计算模块包括：距离维参考窗N个单元排序模块，用于对距离维数据的参考窗单元进行排序，找出第K个大值，将第K个大值与门限系数T相乘，得到门限值；速度维参考窗N个单元排序模块，用于对速度维数据的参考窗单元进行排序，找出第K个大值，将第K个大值与门限系数T相乘，得到门限值。
作为本发明的系统的一种优选技术方案，所述检测模块包括：距离维检测单元与门限对比模块，将距离维检测单元与距离维门限值作比较，当距离维检测单元>距离维门限值时，输出为1，当距离维检测单元<距离维门限值时，输出为0，得到距离维结果矩阵；速度维检测单元与门限对比模块，将速度维检测单元与速度维门限值作比较，当速度维检测单元>速度维门限值时，输出为1，当速度维检测单元<速度维门限值时，输出为0，得到速度维结果矩阵。
综上所述，本发明具有以下有益效果：基于并行处理器进行设计，如FPGA，能够灵活运用FPGA内部数据AXIS协议、并行数据处理方式，实时计算CFAR的数据，极大的降低了CFAR的时延，加之自定义串行状态机设计，使得在资源消耗上，也满足实际需求，并且介于FPGA设计的CFAR模块，在未来扩展需求时会更加灵活，这在4D雷达大数据量前提下，能够更适应未来车载雷达的需求。
附图说明
图1是本发明的系统框图；
图2是本发明的排序、计算以及检测示意图；
图3是本发明的状态流程图。
具体实施方式
以下结合附图对本发明作进一步详细说明。
如图1所示，本发明提供一种基于并行处理器的OS-CFAR处理方法及系统，整个方法将并行处理器作为运行基础，采用串行状态机进行状态管理，并通过系统的一些子模块进行以下数据处理步骤：
S1、通过非相干累积的数据源模块，接收输入数据和CFAR处理完成信号，并处理得到标准待处理数据。
其中，输入数据为经过2D_FFT等相关处理的前端射频芯片AD数据，输出的标准待处理数据按照标准协议进行处理，标准协议为标准axis协议流，采用标准axis协议流，可以提高数据处理效率。
标准待处理数据为矩阵形式，以M*N矩阵为例，则距离维M个点，速度维N个点。
S2、通过数据分支模块，对标准待处理数据按照距离维和速度维进行分支，得到距离维数据和速度维数据，以便于达到距离维CFAR计算与速度维CFAR计算并行进行，降低整体处理方法时延。
S3、同时通过速度维第一缓存模块，缓存分支后的速度维数据；距离维第一缓存模块，缓存分支后的距离维数据。从而优化处理方法的时序，降低后续取窗模块设计难度
S4、采用距离维取窗模块，在距离维度上进行参考窗单元和检测单元的提取；
在数据提取时，采用距离维第二缓存模块，缓存整个非相干累积的数据，进行滑窗操作；其中参考窗作为距离维参考窗N个单元排序模块的输入，检测单元作为距离维检测单元与门限对比模块的输入。
同时采用速度维取窗模块，在速度维度上进行参考窗单元、检测单元的提取。
在数据提取时通过速度维第二缓存模块缓存整个非相干累积的数据，进行滑窗操作；其中参考窗作为速度维参考窗N个单元排序模块的输入，检测单元作为速度维检测单元与门限对比模块的输入。
其中距离维第二缓存模块和速度维第二缓存模块均为大容量的ram，便于参考窗的提取，同时进行滑窗的操作。
S5、采用排序计算模块，分别对距离维数据和速度维数据的参考窗单元进行排序，并根据排序结果计算门限值；
具体的，通过距离维参考窗N个单元排序模块，对距离维数据的参考窗单元进行排序，找出第K个大值，将第K个大值与门限系数T相乘，得到门限值；
通过速度维参考窗N个单元排序模块，对速度维数据的参考窗单元进行排序，找出第K个大值，将第K个大值与门限系数T相乘，得到门限值。
如图2所示，D为当前检测单元，阴影部分为保护单元，紧挨保护单元为前窗参考单元X和后窗参考单元Y，单元数分别为a，数据从前窗参考单元Xa输入，每输入一个新的数据，就会在后参考单元Y中移除一个旧的数据。每次有新的数据输入，需前后窗所有单元进行一个小至大的排序，找出第K个大的值，找出后与门限系数T相乘，相乘后的数据便是自适应的门限值，门限值与当前检测单元数据相比较，若当前检测单元数据大于门限值，则为目标数据，并输出1，若否则输出0。
S6、通过检测模块，分别将距离维数据和速度维数据的检测单元，与距离维门限值和速度维门限值进行比较，得到对应的距离维结果矩阵和速度维临时结果矩阵；
具体的，通过距离维检测单元与门限对比模块，将距离维检测单元与距离维门限值作比较，当距离维检测单元>距离维门限值时，输出为1，当距离维检测单元<距离维门限值时，输出为0，得到距离维结果矩阵；
通过速度维检测单元与门限对比模块，将速度维检测单元与速度维门限值作比较，当速度维检测单元>速度维门限值时，输出为1，当速度维检测单元<速度维门限值时，输出为0，得到速度维结果矩阵。
其中距离维检测单元与门限对比模块输出为M*N的距离维结果矩阵，速度维检测单元与门限对比模块输出为N*M的速度维临时结果矩阵，但是CFAR处理方法最终输出应该是，一个只有有效点或者有效点对应的地址的矩阵，而距离维和速度维的矩阵在位置上是转置的关系，因而需要将速度维的矩阵进行一个转置即速度维临时结果转置模块。
在对速度维临时结果矩阵进行装置前，使用速度维第三缓存模块，缓存速度维临时结果矩阵，使用距离维第三缓存模块，缓存距离维结果矩阵；采用速度维第四缓存模块，将速度维临时结果矩阵按照地址进行缓存，需缓存一帧的数据，便于速度维临时结果转置模块进行转置处理。
当速度为临时结果矩阵按照地址缓存完成后，采用速度维临时结果转置模块，将速度维临时结果矩阵转置处理得到速度维结果矩阵，并采用速度维第五缓存模块，对速度维结果矩阵进行缓存。
S7、当数据经过上述链路后，速度维CFAR输出一个M*N的矩阵，距离维CFAR也会出一个M*N的矩阵，采用距离维与速度维结果对比模块，用于对距离维结果矩阵和速度维结果矩阵进行位置上的逻辑与计算，只有同一位置上都是1，输出才是1，否则为0，从而得到有效点的位置矩阵并输出CFAR处理完成信号给非相干累积的数据源模块，告知非相干累积的数据源模块可以进行下一帧数据的处理。
需要注意的，在速度维和距离维的两条链路是同时进行的，通过并行处理芯片来实现，如FPGA芯片。
还需要注意的是，在方法运行过程中还采用自定义的串行状态机进行状态管理，在数据的提取、排序、计算以及检测过程中，通过状态机和检测地址的映射表来确定检测单元的地址，对应到矩阵行列中，当一次行或者列的状态到达终态时，登记该行或列检测完成，直到全部的行或列计算完成，记录一次距离维结果矩阵或者速度维临时结果矩阵计算完成。
如图3所示，以M*N矩阵，M为512，N为64为例，以具体的过程是：
步骤1：空闲状态0，等待非相干累积数据源的有效信号valid，当得到valid信号后，状态机进入状态1，启动CFAR处理方法，触发start信号，等待CFAR完成信号，再重新回到状态0；输出数据为512*64的矩阵数据；
步骤2：状态机进入状态1后，首先将非相干累积的数据写入到RAM中，当最后一个数据写入后，进入状态机2后挡一拍，随之进入状态机3，进行窗的判断，因为矩阵的边界是无法满足一个标准窗（8+2+1+2+8=21）,所以需先判断检测单元所在的地址，不同的地址对应不同的状态机，如下表1。
表1、状态机和检测地址的映射表：
步骤3：参阅表1，明确展示了在距离维度下不同的状态机对应的检测地址，奇数状态机（3、5、7…）主要作用提取参考窗和检测单元，偶数状态机(4、6、8…)主要作用等待每一次窗的排序值和对应的门限值，只有在偶数状态机下，得到门限值与检测单元做完比较后才能进入下一个奇数状态机，实现滑窗的操作，同时每进入一次状态46就计数一次，进入一次状态46，表明一次行（512）点全部计算完成，可以进入下一行再次进行计算，只有计算完全部的64行，才能表明一次距离维的CFAR计算完成。
步骤4：根据FPGA芯片并行的处理方式，在计算距离维的门限值时，速度维的门限值计算也可以同时进行，速度维的门限值计算以及状态机的跳转几乎与距离维计算一致。
步骤5：步骤3与步骤4可以计算得出距离维和速度维的门限值，并与检测单元做了比较，得出两个结果矩阵，分别是距离维的512*64，以及速度维的64*512，但是CFAR最后输出应该只有一个结果矩阵即（512*64），因此必须将速度维结果矩阵与距离维结果矩阵产生联系，CFAR处理方法中，距离维的计算实质是在非相干累积的数据源上进行行计算，而速度维的计算则是在列进行计算，因而两个结果矩阵在位置上呈现转置的联系，所以本方法需要将速度维临时结果矩阵进行矩阵转置的操作。
步骤6：缓存距离维结果矩阵，等待速度维临时结果矩阵转置后的结果。
步骤7：速度维CFAR结果出来后，依然需要先按照地址缓存至RAM中，全部缓存完毕后，按照地址跳跃方式进行读取，如512*64的矩阵，那么地址步进值为64，即每次地址自加64，这样就可将64*512的矩阵进行了转置，得到与距离维CFAR在位置上一样的结果矩阵。
步骤8：步骤7得到速度维结果矩阵，步骤6得到距离维结果矩阵，两者都是在本维度的有效点，只有将两者结合起来，才是最终CFAR结果的有效点，换而言之，即检测单元只有在距离维度上是有效点，同时在速度维上是有效点，才是真正的有效点。所以需要将两个结果矩阵在地址上进行位与的操作。
本发明的优势在于：拆分CFAR距离维和速度维的计算链路，使得在计算时两者并行执行，在得出结果后，利用FPGA位与逻辑方式进行距离维和速度维结果的耦合，得出最后CFAR结果，从而降低数据处理的时延；利用xilinx标准的AXIS协议进行数据交互，降低数据传输延时；系统的状态机设计，在不同状态下控制信号的交互，减少资源占用。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种基于并行处理器的OS-CFAR处理方法，其特征是：将并行处理器作为运行基础，采用串行状态机管理模式，进行以下数据处理步骤：
接收输入数据和CFAR处理完成信号，得到标准待处理数据；
对标准待处理数据按照距离维和速度维进行分支，得到距离维数据和速度维数据；
并行处理两条线路，线路一：对距离维数据依次进行提取、排序、计算以及检测，输出距离维结果矩阵；线路二：对速度维数据依次进行提取、排序、计算以及检测，输出速度维临时结果矩阵，对速度维临时结果矩阵进行转置处理，得到速度维结果矩阵；
对距离维结果矩阵和速度维结果矩阵进行位置上的逻辑与计算，得到有效点的位置矩阵并输出CFAR处理完成信号。
2.根据权利要求1所述的一种基于并行处理器的OS-CFAR处理方法，其特征是：所述接收输入数据和CFAR处理完成信号，得到标准待处理数据的步骤中，输入数据为经过处理的前端射频芯片AD数据，输出的标准待处理数据按照标准协议进行处理，所述标准协议为标准axis协议流。
3.根据权利要求2所述的一种基于并行处理器的OS-CFAR处理方法，其特征是：在对距离维数据或速度维数据进行提取之前，还分别对距离维数据或速度维数据进行缓存；在对速度维临时结果数据进行转置处理前，对进行速度维临时结果数据缓存。
4.根据权利要求3所述的一种基于并行处理器的OS-CFAR处理方法，其特征是：对距离维数据或速度维数据进行的提取、排序、计算以及检测的过程为：
提取：对缓存的距离维数据和速度维数据进行参考窗单元和检测单元的数据提取，并通过ram进行缓存和滑窗操作；
排序：对提取出的参考窗单元数据进行排序，找出第K个大值；
计算：将第K个大值与门限系数T相乘，得到门限值；
检测；将检测单元与门限值作比较，当检测单元>门限值时，输出为1，当检测单元<门限值时，输出为0。
5.根据权利要求4所述的一种基于并行处理器的OS-CFAR处理方法，其特征是：在方法运行过程中采用串行状态机进行状态管理，在数据的提取、排序、计算以及检测过程中，通过状态机和检测地址的映射表来确定检测单元的地址，对应到矩阵行列中，当一次行或者列的状态到达终态时，登记该行或列检测完成，直到全部的行或列计算完成，记录一次距离维结果矩阵或者速度维临时结果矩阵计算完成。
6.一种基于并行处理器的OS-CFAR处理系统，其特征是：包括：
非相干累积的数据源模块，用于接收输入数据和CFAR处理完成信号，并处理得到标准待处理数据；
数据分支模块，用于对标准待处理数据按照距离维和速度维进行分支，得到距离维数据和速度维数据；
取窗模块，分别用于对距离维数据和速度维数据进行参考窗单元和检测单元的提取；
排序计算模块，分别用于对距离维数据和速度维数据的参考窗单元进行排序，并根据排序结果计算门限值；
检测模块，分别将对距离维数据和速度维数据的检测单元，与距离维门限值和速度维门限值进行比较，得到对应的距离维结果矩阵和速度维临时结果矩阵；
速度维临时结果转置模块，用于将速度维临时结果矩阵转置处理得到速度维结果矩阵；
距离维与速度维结果对比模块，用于对距离维结果矩阵和速度维结果矩阵进行位置上的逻辑与计算，得到有效点的位置矩阵并输出CFAR处理完成信号。
7.根据权利要求6所述的一种基于并行处理器的OS-CFAR处理系统，其特征是：还包括：速度维第一缓存模块，用于在取窗前，缓存分支后的速度维数据；
距离维第一缓存模块，用于在取窗前，缓存分支后的距离维数据；
距离维第二缓存模块，用于缓存整个非相干累积的数据，进行滑窗操作；
速度维第二缓存模块，用于缓存整个非相干累积的数据，进行滑窗操作；
速度维第三缓存模块，用于缓存速度维临时结果矩阵；
距离维第三缓存模块，用于缓存距离维结果矩阵；
速度维第四缓存模块，用于将速度维临时结果矩阵按照地址进行缓存；
速度维第五缓存模块，用于对速度维结果矩阵进行缓存。
8.根据权利要求7所述的一种基于并行处理器的OS-CFAR处理系统，其特征是：所述取窗模块包括：距离维取窗模块，用于在距离维度上进行参考窗单元和检测单元的提取；速度维取窗模块，用于在速度维度上进行参考窗单元、检测单元的提取。
9.根据权利要求8所述的一种基于并行处理器的OS-CFAR处理系统，其特征是：所述排序计算模块包括：距离维参考窗N个单元排序模块，用于对距离维数据的参考窗单元进行排序，找出第K个大值，将第K个大值与门限系数T相乘，得到门限值；速度维参考窗N个单元排序模块，用于对速度维数据的参考窗单元进行排序，找出第K个大值，将第K个大值与门限系数T相乘，得到门限值。
10.根据权利要求9所述的一种基于并行处理器的OS-CFAR处理系统，其特征是：所述检测模块包括：距离维检测单元与门限对比模块，将距离维检测单元与距离维门限值作比较，当距离维检测单元>距离维门限值时，输出为1，当距离维检测单元<距离维门限值时，输出为0，得到距离维结果矩阵；速度维检测单元与门限对比模块，将速度维检测单元与速度维门限值作比较，当速度维检测单元>速度维门限值时，输出为1，当速度维检测单元<速度维门限值时，输出为0，得到速度维结果矩阵。
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