CN115810583A - 集成电路与其制造方法 - Google Patents

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CN115810583A CN202210537099.3A CN202210537099A CN115810583A CN 115810583 A CN115810583 A CN 115810583A CN 202210537099 A CN202210537099 A CN 202210537099A CN 115810583 A CN115810583 A CN 115810583A
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郭锡瑜
朱又麟
陈宗元
许智伟
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Abstract

一种集成电路与其制造方法，在集成电路制造方法中，装置或子电路制造于各自的第一及第二电隔离区中。背对背(back‑to‑back，B2B)二极管子电路制造于第三电隔离区中，背对背二极管子电路包括第一二极管及第二二极管，其中第一二极管的阴极与第一端连接且阳极与第二端连接，其中第二二极管的阳极与第一端连接且阴极与第二端连接。通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接，且将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端，对第一及第二电隔离区提供静电放电保护。此后，第一装置或子电路与第二装置或子电路电连接。

Description

集成电路与其制造方法
技术领域
本揭露是关于一种集成电路与其制造方法。
背景技术
以下是关于集成电路(integrated circuit，IC)技术、IC制造技术、静电放电(electrostatic discharge，ESD)保护技术及相关技术。
发明内容
在本揭露的一些实施例中，集成电路制造方法包含以下步骤：形成第一电隔离区、第二电隔离区及第三电隔离区；在第一电隔离区中形成第一装置或子电路；在第二电隔离区中形成第二装置或子电路；在第三电隔离区形成静电放电(electrostatic discharge，ESD)保护子电路；将ESD保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的电源端之间；及电连接ESD保护子电路之后，将第一装置或子电路与第二装置或子电路电连接。
在一些示例性实施例中，集成电路包含第一电隔离区；第二电隔离区；第三电隔离区；设置在第一电隔离区中的第一装置或子电路；设置在第二电隔离区中的第二装置或子电路；设置在第三电隔离区中的静电放电(electrostatic discharge，ESD)保护子电路；第一电互连层，设置在第一、第二及第三电隔离区上方且将ESD保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的电源端之间；及第二电互连层，设置在第一电互连层上方且将第一装置或子电路与第二装置或子电路电互连。
在一些示例性实施例中，集成电路制造方法包括以下步骤：形成第一电隔离区；形成第二电隔离区；形成第三电隔离区；在第一电隔离区中制造第一装置或子电路；在第二电隔离区中制造第二装置或子电路；及在第三电隔离区制造背对背二极管子电路。背对背二极管子电路具有第一端及第二端，且包括第一二极管及第二二极管，该第一二极管的阴极与第一端连接且阳极与第二端连接，且该第二二极管的阳极与第一端连接且阴极与第二端连接。IC制造方法进一步包含以下步骤：通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接且将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端电连接来提供静电放电保护；及在提供静电放电保护后，将第一装置或子电路与第二装置或子电路电连接。
附图说明
结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为讨论清楚起见，各种特征的尺寸可任意增加或减小。
图1A、图1B及图1C借助电路图图解性地说明IC制造方法。图1A描绘在前段制程(front end-of-line，FEOL)之后的IC制造。图1B描绘在后段制程(back end-of-line，BEOL)期间在第一金属化层的沉积及图案化之后的IC制造。图1C描绘在BEOL制程期间在第二金属化层的沉积及图案化之后的IC制造；
图2及图3图解性地说明用于本文描述的变化实施例的在图1C中描绘的阶段的IC制造中；
图4、图5及图6以图解性侧视示意图图解性地说明如图1C中所示的IC制造的各种实施例；
图7、图8、图9、图10、图11及图12以平面图图解性地说明适合用于本文描述的其他实施例中的背对背(back-to-back，B2B)二极管子电路的实施例。
【符号说明】
1:第一电隔离区
2:第二电隔离区
3:第三电隔离区
10:第一装置或子电路/CMOS逻辑反向器
12:第二装置或子电路/CMOS逻辑反向器
14:ESD保护子电路/背对背二极管子电路
16,18,20:电互连
30,50,70,74:环
32,52,72,76:中心N+区
40,60:P+区
42,62,82,86:N+区
80,84:条带
2LG:第二电隔离区
D1:第一二极管
D1A,D1B:二极管
D1LG:第一二极管
D2:第二二极管
HVNW:高压N阱
NBL-1～NBL-3:n型埋层
NW:n型阱
PW:p型阱
STI:浅沟槽隔离
T1:第一端
T2:第二端
VDD1,VDD2,VSS1,VSS2:电源端
具体实施方式
以下揭示内容提供用于实现提供的标的不同特征的许多不同的实施例或实例。以下描述元件及布置的特定实例用以简化本揭示内容。当然，该些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一特征及第二特征直接接触形成的实施例，并且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
此外，为便于描述，本文中可以使用诸如“在……下方”、“在……下”、“下方”、“在……上方”、“上方”之类的空间相对术语，来描述如图中说明的一个元件或特征与另一元件或特征的关系。除在附图中描绘的定向之外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语亦可被相应地解释。
在下文中，揭示用于防止在集成电路(integrated circuit，IC)制造的金属化阶段期间不同电隔离区中的装置或子电路彼此电连接时，由于静电荷在电隔离区之间的转移而对设置在不同电隔离区中的IC制造的装置或子电路造成损害的实施例。在一些实施例中，静电放电(electrostatic discharge，ESD)保护子电路形成于单独的电隔离区中，且ESD保护子电路电连接在两个电隔离区的具有相同极性的电源端之间(例如，连接在两个电隔离区的VSS电源端之间)。此举在将不同电隔离区中的装置或子电路相互连接之前完成。以此方式，若至少一个电隔离区中已累积静电荷，则在两个区域之间直接连接之前，当ESD保护子电路连接在电隔离区之间时，该静电荷将由ESD保护子电路可控地消散。为确保ESD保护子电路在连接装置或子电路之前电连接，ESD保护子电路与电源端的连接可在比提供装置或子电路之间的电连接的金属化层更早的后段制程(back end-of-line，BEOL)金属化处理的金属化层中实现。
在一些更具体的实施例中，ESD保护子电路包含背对背二极管。在一些实施例中，ESD保护子电路及其与受保护电隔离区的VSS电源端的连接在制造完成后仍保留在IC中。然而，如本文所述，此举并不是问题，因为在完成的IC中，由ESD保护子电路连接的电源端应处于相同的电位，因此在完成的IC的操作期间，可略电流应流过ESD保护子电路。
在下文中，描述上述解决方案的基本原理。IC包括诸如二极管、场效晶体管(fieldeffect transistor，FET)、电容器、光电二极管等的装置，及包括电互连装置的子电路。在前段制程(front end-of-line，FEOL)期间，IC的装置在共用基板上及/或中制造，诸如硅基IC技术情况下的硅基板或其变化，诸如绝缘体上硅(silicon-on-insulator，SOI)基板。当商业供应或生长/切割为标准尺寸的圆形碟片(诸如，200mm直径或300mm直径的晶片)时，基板有时亦称为晶片。硅晶片或SOI晶片的硅通常可为n型或p型掺杂。在制造期间，p型阱及/或n型阱由相反掺杂类型的掩埋掺杂层电隔离。例如，p型阱可由下伏n型埋层(ntypeburied layer，NBL)或深n阱(deep n well，DNW)等以及浅沟槽隔离(shallow trenchisolation，STI)、硅局部氧化(local oxidation of silicon，LOCOS)、高压N阱(high-voltage N-well，HVNW)或其他横向隔离结构电隔离。类似地，n型阱可由下伏p型埋层(ptype buried layer，PBL)、深p阱(deep p well，DPW)等以及STI、LOCOS、高压P阱(high-voltage P-well，HVPW)等电隔离。p型阱、n型阱、NBL、DNW、PBL、DPW、STI、LOCOS、HVNW、HVPW等的各种组合形成IC制造的电隔离区，在该些电隔离区中制造装置或子电路。
FEOL制程后为后段制程(back end of line，BEOL)，其中嵌入金属间介电质(intermetal dielectric，IMD)中的一个或(更常见)若干个金属化层沉积在晶片上。图案化金属化层以形成导电路径或迹线，用作各种装置之间的互连，通过微影及蚀刻制程连接至IC电源线(VDD，VSS)及/或IC位准信号输入或输出线。亦形成导电材料的电通孔以提供至及/或形成的路径或迹线之间的电连接。BEOL制程可包括以下步骤：形成顶部电接触电，用于使用线接合、覆晶接合至焊锡凸块等实现与IC外部的电连接。这些接触垫可包括电源垫(例如，FET技术中的VDD及VSS接触垫)及信号输入及/或输出接触垫。
在IC制造方法期间可能会出现问题，即可以捕获静电荷的电隔离区。静电荷可通过各种机制传递至IC制造的电隔离区。例如，诸如某些类型的沉积、微影、蚀刻等的许多制程是在将晶片置放在真空室或具有电绝缘的受控环境的其他腔室中的情况下进行的。在此环境中，通过沉积材料或通过等离子体蚀刻制程中的等离子体等传递至晶片的任何静电荷可聚集在电隔离区中。甚至形成隔离结构的制程亦会引入静电荷。例如，用于形成掩埋n型或p型层以提供电隔离的离子布植制程采用带电离子，该些带电离子可留下残余静电荷。更进一步，制程流体可以在流体流动期间产生静电荷，然后当流体施加至晶片时将静电荷传送至晶片。这些制程流体可包括例如去离子水(deionized water，DI)、光阻剂显影液等等。这些制程流体若经捕获，将形成电隔离区(例如，NBL、PBL、DNW、DPW、STI、LOCOS、HVNW、HVPW等)的电荷流阻障层，此现象会不合需要地阻碍或阻挡积累的静电荷自电隔离区消散。
在随后的BEOL制程期间，在FEOL制程期间制造在电隔离区中的装置及/或子电路通过导电线电互连。这些电互连使最终制造的IC能够正常运行，且当在其基于设计的操作及环境范围内使用最终制造的IC时可能不会成为问题，因为电路级IC设计提供静电荷耗散。例如，FET技术IC的VSS端提供通向电气接地的路径，可以消散可能在电隔离区中积聚的静电荷。
然而，在BEOL制程中，元件及子电路的互连尚未完成，且IC未连接至电源。这会导致在BEOL制程期间产生大量静电荷的一个电隔离区连接至具有显著较低静电荷量的另一电隔离区的情况。当进行互连时，该静电荷会产生瞬态电流(称为静电放电)，该瞬态电流自具有较高静电荷的电隔离区(「攻击者」区)流向具有较低电荷的电隔离区(「受害者」区)。静电放电会产生足够高的瞬态电流，从而损坏承载瞬态电流的装置或子电路。
现在参照附图，描述一些示例性实施例。在这些实施例中，电隔离区由n型埋层(ntype buried layer，NBL)及HVNW形成，用于横向隔离。然而，如前所述，电隔离区通常可为n型或p型，具体取决于技术系列及特定IC设计，且代替示例性NBL/HVNM隔离及/或除示例性NBL/HVNM隔离之外，可以使用各种机制来电隔离电隔离区。
参照图1A、图1B及图1C，借助电路图展示所揭示的静电保护的实例。图1A描绘在前段制程(front end-of-line，FEOL)之后的IC制造。在该制程中，在基板(未图示，例如硅或SOI基板)上或中形成第一电隔离区1、第二电隔离区2及第三电隔离区3。如图所示，示例性的第一电隔离区1、第二电隔离区2及第三电隔离区3由NBL形成，其中每一电隔离区的横向边界由HVNW等形成。例如，可通过离子布植、一系列磊晶层沉积步骤等来执行NBL。HVNW可类似地通过离子布植等形成。第一装置或子电路10形成在第一电隔离区1中。第二装置或子电路12形成在第二电隔离区2中。这些装置或子电路可通过任何合适的制造技术形成以用于IC系列的IC制造。示例性的第一及第二装置或子电路10、12为CMOS逻辑反向器，每一反向器由一对互连的场效晶体管(field effect transistor，FET)组成，通常可为平面FET、FinFET、全环绕栅极(gate-all-around，GAA)FET等等。一般而言，第一及第二装置或子电路可为在电隔离区中制造的单一装置或多个装置以形成更复杂的子电路，诸如逻辑子电路、电荷存储子电路(诸如，记忆体)、光电二极管、电容器、组合这些装置的各种子电路及/或等等。
如图1A进一步所示，第一装置或子电路10具有两个电源端，即VDD1及VSS1。同样地，第二装置或子电路12具有两个电源端，即VDD2及VSS2。电源端为相应装置或子电路的点或区，在最终装置中，该些点或区将电连接至电源。示例性CMOS逻辑反向器属FET IC系列，更具体地，属CMOS IC系列。对于FET IC，电源通常包括VDD接脚及VSS接脚，且在最终完成的IC中，电源端VDD1及VDD2将连接至VDD接脚，且电源端VSS1及VSS2将连接至VSS接脚。在标准FET IC设计中，VDD表示电源的正电压(例如，一些常见IC技术中的5V、3.3V、1.8V、1.2V)，且VSS表示电源的负电压(或接地，即0V)。因此，在最终制造的IC工作时，端VDD1及VDD2将电连接至VDD接脚以保持在电压VDD，同样电源端VSS1及VSS2将电连接至VSS接脚以保持在电压VSS。
然而，在IC的制造方法中，情况并非如此，相反，在FEOL制程期间，第一电隔离区1、第二电隔离区2及第三电隔离区3通常为电隔离，如图1A图解性地所示，因此可以积累静电荷(用“+”号图解性地表示，尽管在给定的电隔离区中，通常静电荷可为正电荷或负电荷)。如前所述，可以在诸如材料沉积、微影、蚀刻、离子布植等制程期间将静电荷传递至电隔离区。若不采取对策，则当第一装置或子电路10及第二装置或子电路12连接时，存在自一个装置或子电路至另一个装置或子电路的静电放电的可能。若静电放电产生的电流足够大，可能会损坏装置或子电路。
继续参照图1A，为降低在即将到来的BEOL制程期间有害静电放电事件的可能性，在第三电隔离区3中形成静电放电(electrostatic discharge，ESD)保护子电路14。通常，第一装置或子电路10、第二装置或子电路12及ESD保护子电路14在FEOL制程期间形成。示例性ESD保护子电路14包括具有第一端T1及第二端T2的背对背(back to back，B2B)二极管子电路14。背对背二极管子电路14包括第一二极管D1及第二二极管D2，第一二极管D1的阴极与第一端T1连接且阳极与第二端T2连接，第二二极管D2的阳极与第一端T1连接且阴极与第二端T2连接。虽然示例性ESD保护子电路14包括背对背二极管子电路，但可考虑其他类型的ESD保护子电路，诸如采用齐纳二极管或基于电阻器或晶体管的ESD保护子电路等。
总而言之，在FEOL制程期间，形成第一电隔离区1、第二电隔离区2及第三电隔离区3，且第一装置或子电路10、第二装置或子电路12及ESD保护电路14形成在各自的第一电隔离区1、第二电隔离区2及第三电隔离区3中。此FEOL制程的结果在图1A中图解性地展示。此后，执行BEOL制程。
参照图1B，ESD保护子电路14电连接在第一装置或子电路10的VSS1端与第二装置或子电路12的VSS2端之间。此举可如下完成BEOL制程的金属化层沉积及图案化步骤。在图1B的示例性实例中，背对背二极管子电路14的第一端T1通过电互连16与第一装置或子电路10的VSS1端连接，且背对背二极管子电路14的第二端T2通过电互连18与第二装置或子电路12的电源端VSS2电连接。有利地，若静电荷存在于第一及第二电隔离区1、2中的一者或两者中，以在第一及第二电隔离区1、2之间形成电位差，则该静电荷可经由第一二极管D1及第二二极管D2中由电位差正向偏压的二极管传导。例如，若第一电隔离区1相对于第二电隔离区2处于正电压，则电流将流过正向偏压的第二二极管D2，直至消除电位差。另一方面，若第二电隔离区2相对于第一电隔离区1处于正电压，则电流将流过正向偏压的第一二极管D1，直至消除电位差。在任一情况下，静电放电不通过第一及第二装置或子电路10、12，且在一些实施例中，正向偏压二极管可以限制静电放电制程期间的电流流动。因此，静电放电事件不会损坏第一及第二装置或子电路10、12。
在图1B的示例性实例中，背对背二极管子电路14连接在第一电隔离区1、第二电隔离区2的VSS1电源端与VSS2电源端之间。然而，更一般地，可有效地将ESD保护子电路14电连接在第一装置或子电路10及第二装置或子电路12的具有相同极性的电源端之间。例如，在另一实施例中，连接可以在VDD1与VDD2之间。电气接地对应于完成IC的负电源电压。作为另一实例，在双极接面晶体管(bipolar junction transistor，BJT)系列的IC制造情况下，ESD保护子电路可连接在负电源VEE端之间。
参照图1C，在如参照图2描述的电连接ESD保护子电路14之后，第一装置或子电路10及第二装置或子电路12可通过电互连20电连接，如图1C所示。此举可作为BEOL制程的金属化层沉积及图案化步骤来完成，该步骤在产生电互连16、18的BEOL制程的金属化层沉积及图案化步骤之后执行。例如，考虑BEOL制程的实例，其中沉积及图案化N个金属化层以形成相应的N层金属互连或金属线，每层通过金属间介电质(intermetal dielectric，IMD)材料与相邻的一层或多层间隔开。在该实例中，电互连16、18作为金属化层沉积/图案化步骤n(其中1≤n＜N)的一部分而产生。然后，电互连20作为后续金属化层沉积/图案化步骤m(其中n＜m≤N)的一部分而产生。
可选地，金属化层沉积/图案化步骤n可形成IC的除了电互连16、18之外的其他电互连，且类似地，随后的金属化层沉积/图案化步骤m可选地形成IC的除电互连20之外的其他电互连。
总而言之，图1B图解性地描绘形成设置在第一电隔离区1、第二电隔离区2及第三电隔离区3上方的第一电互连层，且通过将背对背二极管子电路14的第一端T1与第一装置或子电路10的VSS1电源端电连接及将背对背二极管子电路14的第二端T2与第二装置或子电路12的VSS2电源端电连接来提供静电放电保护。图1C图解性地描绘形成设置在第一电互连层上方的第二电互连层且电连接第一装置或子电路10及第二装置或子电路12。
在图1C的示例性实例中，第一装置或子电路10及第二装置或子电路12皆为CMOS逻辑反向器，且电互连20将CMOS逻辑反向器10的输出与CMOS逻辑反向器12的输入相连接。然而，更一般地，第一装置或子电路10及第二装置或子电路12的电互连可能需要两个装置或子电路之间的任何类型的电互连。若在第一装置或子电路10与第二装置或子电路12之间存在两个或更多个电互连，则这些不一定需要在相同的金属化层沉积/图案化步骤中形成。也就为说，考虑至前面的例子，随后的金属化层沉积/图案化步骤m可以分为两个或更多个金属化步骤m1、m2…，其中n<m1≤N，且n<m2≤N等等。
图1C亦可视为表示最终制造的IC。如图1C所示，最终IC包括ESD保护子电路14，该ESD保护子电路14制造在第三电隔离区3中且借助电互连16、18与第一及第二电隔离区1及2连接。通常，这不会对最终IC的性能产生不利影响，由于在IC的使用期间，端VSS1及VSS2处于相同的电位，即IC电源的VSS接脚的电位VSS。
此外，形成参照图1A、图1B及图1C描述的静电放电保护的附加处理时间可为最小的或甚至为零。这是因为第三电隔离区3可以与形成IC的功能电路的一些其他电隔离区平行制造。例如，第三电隔离区3可与第一及第二电隔离区1及2的制造平行地制造。类似地，背对背二极管子电路14的第一及第二二极管D1及D2可与IC的功能电路的p/n接面平行制造。更进一步地，如前所述，形成电互连16、18的BEOL制程的金属化/图案化步骤亦可选地在IC的功能区之间形成电互连(尽管不为具体地在第一及第二功能装置或子电路10、12之间的电互连20，因为电互连20在电互连16、18之后形成，因此当待保护的第一及第二功能装置或子电路10、12互连时，静电放电保护就位)。在各种实施例中，电互连16、18可包含金属层、金属栅极或FinFET或GAAFET制程中的金属选路等，对于IC制造方法类型及特定电路布局可能为方便的。
图1A、图1B及图1C描绘提供静电放电保护以防止示例性第一及第二电隔离区1与2之间的静电放电损坏。该方法可以概括为通过为每一对待保护的区提供制造在第三电隔离区3中的与该对电隔离区的VSS端连接的附加ESD保护子电路14，提供保护以防止IC制造的任何两个电隔离区之间的静电放电损坏。基于电路布局考虑，亦可形成多个未连接的第三电隔离区3，以将各个ESD保护子电路置放于整个IC布局中靠近待保护的功能电隔离区的位置，而不干扰功能电路布局。
参照图2，展示变化的实施例。图2对应于图1C在形成连接第一装置或子电路10及第二装置或子电路12的电互连20之后的IC制造的描绘。然而，图2的实例与图1C的实例的不同之处在于图1C的实例的第二电隔离区2在图2的实例中由更大面积的第二电隔离区2LG替换。更具体地，第二电隔离区2LG的面积(在晶片平面内)大于第一电隔离区1的面积。由于第二电隔离区2LG的尺寸较大，可以预期第二电隔离区2LG在FEOL制程期间可能会积累更多的静电荷。因此，可合理地预期自第二电隔离区2LG至第一电隔离区1的静电放电大于反方向的静电放电。为适应此可能性，在图2的实施例中，背对背二极管子电路14修改为包括具有比第二二极管D2的接面面积更大的接面面积的第一二极管D1LG。为概括图2的变化，第二电隔离区2LG的面积大于第一电隔离区1的面积，且第一二极管D1LG的接面面积大于第二二极管D2的接面面积。
参照图3，展示另一变化实施例。图3对应于图1C在形成连接第一装置或子电路10及第二装置或子电路12的电互连20之后的IC制造的描绘。然而，在图3的实例中，假设自杂讯产生角度来看，第一及第二电隔离区1及2不对称。具体地，在该实例中，假设第一电隔离区1含有模拟电路，例如假设第一装置或子电路10为模拟电路(或模拟电路的一部分)；而假设第二电隔离区2含有数字电路，例如假设第二装置或子电路12为数字电路(或数字电路的一部分)。在许多情况下，数字电路比模拟电路产生更多的杂讯，且/或模拟电路比数字电路对杂讯更敏感。为减轻自含有数字区的第二电隔离区2至模拟区的第一电隔离区1的杂讯传输，图3的实施例的ESD保护子电路14用两个串联电连接的二极管D1A及D1B代替图1C的实例的单一二极管D1。更一般地，第一二极管D1可由至少两个串联电连接的二极管D1A、D1B代替。若预期杂讯产生的频率范围为先验已知的(如通常在IC电路设计中的情况)，亦可使用附加或其他杂讯传输抑制技术，例如将调谐杂讯抑制滤波器结合至ESD保护子电路14中。
现参照图4、图5及图6，如图1C所示的IC制造以图解性侧视图展示。在图4、图5及图6的每一者中，第一电隔离区1、第二电隔离区2及第三电隔离区3以侧视图展示，展示n型埋层(NBL-1用于第一电隔离区1，NBL-2用于第二电隔离区2，NBL-3用于第三电隔离区3)，其中横向隔离由高压N阱(high-voltage N-well，HVNW)区提供。亦图解性地展示分别具有VSS1及VSS2的背对背二极管子电路14的电互连16、18，以及在形成于第一电隔离区1中的第一装置或子电路10与形成于第二电隔离区2中的第二装置或子电路12之间的电互连20。图4、图5及图6说明如何制造背对背二极管子电路14的三个非示例性实例。通常，在图4、图5及图6中，「PW」表示p型阱，且「NW」表示n型阱。
图4说明背对背二极管子电路14的第一二极管D1及第二二极管D2中的每一者形成为设置在n型阱中的P+区的实例。两个n型阱(n-type well，NW)依次设置在由NBL-3及HVNW区电隔离的p型阱(p-type well，PW)中。NW及PW的深度可针对不同的产品设计且基于可信预期的最大静电放电量进行单独调整。例如，在一些实施例中，NW及PW的深度可能不同。此外，第一及第二二极管D1及D2可以各种方式在各自的NW中实现，诸如使用如先前参照图2所述的不同尺寸的二极管，及/或将一或两个二极管实现为如先前参照图3所述的两个或更多个串联连接的二极管。
图5说明背对背二极管子电路14的第一及第二二极管D1及二极管D2中的每一者形成为设置在由NBL-3及HVNW区电隔离的p型阱中的N+区的实例。
图6说明图4及图5的方法的组合的实例，其中背对背二极管子电路14的二极管之一形成为设置在n型阱中的P+区，且另一二极管形成为设置在p型阱中的N+区。
图7、图8、图9、图10、图11及图12图解性地说明背对背二极管子电路的二极管D1及D2的一些合适布局，该些合适布局可适当地用于本文所述的各种实施例中。图7至图12中的每一者描绘在第三电隔离区3中制造的第一及第二二极管D1及D2，以平面图展示。
图7描绘制造为P+/NW结构的第一及第二二极管D1及D2，其中每一二极管的P+区为围绕中心N+区32的环30的形式。
图8描绘制造为P+/NW结构的第一及第二二极管D1及D2，其中每一二极管的P+区40为条带的形式，而N+区42亦为平行条带的形式。
图9描绘制造为N+/PW结构的第一及第二二极管D1及D2，其中每一二极管的P+区为围绕中心N+区52的环50的形式。
图10描绘制造为N+/PW结构的第一及第二二极管D1及D2，其中每一二极管的P+区60为条带的形式，而N+区62亦为平行条带的形式。
图11描绘制造为P+/NW结构的第一二极管D1，其中P+区为围绕中心N+区72的环70的形式，及制造为N+/PW结构的第二二极管D2，其中P+区为围绕中心N+区76的环74的形式。
图12描绘制造为P+/NW结构的第一二极管D1，其中P+区为条带80的形式，且N+区82亦为平行条带的形式，及制造为N+/PW结构的第二二极管D2，其中P+区为条带84的形式，N+区86亦为平行条带的形式。
应理解，图4至图12说明背对背二极管子电路14及其元件的一些合适的实体实施的实例。对于背对背二极管子电路14及其元件亦设想其他实体实施。此外，如前所述，ESD保护子电路14可包含除二极管之外的其他类型的电路元件，例如电阻器、晶体管或其各种组合。
在下文中，揭示一些附加示例性实施例。
在一些示例性实施例中，集成电路制造方法包含以下步骤：形成第一电隔离区、第二电隔离区及第三电隔离区；在第一电隔离区中形成第一装置或子电路；在第二电隔离区中形成第二装置或子电路；在第三电隔离区形成静电放电(electrostatic discharge，ESD)保护子电路；将ESD保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的电源端之间；及电连接ESD保护子电路之后，将第一装置或子电路与第二装置或子电路电连接。
在如前一段所述的集成电路制造方法的一些示例性实施例中，ESD保护子电路包含背对背二极管子电路，该背对背二极管子电路具有第一端及第二端且包括第一二极管及第二二极管，该第一二极管的阴极与第一端连接且阳极与第二端连接，且该第二二极管的阳极与第一端连接且阴极与第二端连接。在这些示例性实施例中，将ESD保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的电源端之间的步骤包括以下步骤：将背对背二极管子电路的第一端与第一装置或子电路的电源端电连接；及将背对背二极管子电路的第二端与第二装置或子电路的电源端电连接。在一些实施例中，第二电隔离区的面积大于第一电隔离区的面积，且第一二极管的接面面积大于第二二极管的接面面积。在一些实施例中，第一装置或子电路为模拟装置或子电路，且第二装置或子电路为数字装置或子电路，且第一二极管包含至少两个串联电连接的二极管。在一些实施例中，在该第三电隔离区形成该静电放电保护子电路的步骤包括以下步骤：在第一掺杂类型的第一掺杂阱中形成第一二极管，以及在第一掺杂类型的第二掺杂阱中形成第二二极管。在一些实施例中，在第三电隔离区形成静电放电保护子电路的步骤包括以下步骤：在第一掺杂类型的第一掺杂阱中形成第一二极管，以及在与第一掺杂类型相反的掺杂类型的第二掺杂阱中形成第二二极管。在一些实施例中，在第三电隔离区形成静电放电保护子电路的步骤包括以下步骤：在单一掺杂阱中形成第一二极管及第二二极管。在一些实施例中，第一二极管包含界定第一二极管的阳极或阴极中的一者的掺杂区，掺杂区由界定第一二极管的阳极或阴极中的另一者的掺杂区包围，且第二二极管包含界定第二二极管的阳极或阴极中的一者的掺杂区，掺杂区由界定第二二极管的阳极或阴极中的另一者的掺杂区包围。在一些实施例中，第一二极管包含相互平行的第一及第二掺杂区，其中相互平行的第一及第二掺杂区中的第一者形成第一二极管的阳极，且相互平行的第一及第二掺杂区中的第二者形成第一二极管的阴极，且第二二极管包含相互平行的第一及第二掺杂区，其中相互平行的第一及第二掺杂区中的第一者形成第二二极管的阳极，且相互平行的第一及第二掺杂区中的第二者形成该第二二极管的阴极。在一些实施例中，将静电放电保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的多个电源端的步骤包含以下步骤：将静电放电保护子电路电连接在第一装置或子电路的VSS端与第二装置或子电路的VSS端之间。
在一些示例性实施例中，集成电路包含第一电隔离区；第二电隔离区；第三电隔离区；设置在第一电隔离区中的第一装置或子电路；设置在第二电隔离区中的第二装置或子电路；设置在第三电隔离区中的静电放电(electrostatic discharge，ESD)保护子电路；第一电互连层，设置在第一、第二及第三电隔离区上方且将ESD保护子电路电连接在第一装置或子电路及第二装置或子电路的具有相同极性的电源端之间；及第二电互连层，设置在第一电互连层上方且将第一装置或子电路与第二装置或子电路电互连。在一些实施例中，静电放电保护子电路包含背对背二极管子电路，背对背二极管子电路具有与第一装置或子电路的电源端电连接的第一端及与第二装置或子电路的具有相同极性的电源端电连接的第二端，背对背二极管子电路包括第一二极管及第二二极管，第一二极管的阴极与第一端连接且阳极与第二端连接，第二二极管的阳极与第一端连接且阴极与第二端连接。在一些实施例中，第二电隔离区的面积大于第一电隔离区的面积，第一二极管的接面面积大于第二二极管的接面面积。在一些实施例中，第一装置或子电路为模拟装置或子电路，且第二装置或子电路为数字装置或子电路，第一二极管包含至少两个串联电连接的二极管。在一些实施例中，第一装置或子电路包含一或多个场效晶体管，第二装置或子电路包含一或多个场效晶体管，背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接，背对背二极管子电路的第二端与第二装置或子电路的VSS电源端电连接。在一些实施例中，第一装置或子电路包含一或多个场效晶体管，第二装置或子电路包含一或多个场效晶体管，静电放电保护子电路的第一端与第一装置或子电路的VSS电源端电连接，静电放电保护子电路的第二端与第二装置或子电路的VSS电源端电连接。
在一些示例性实施例中，集成电路制造方法包括以下步骤：形成第一电隔离区；形成第二电隔离区；形成第三电隔离区；在第一电隔离区中制造第一装置或子电路；在第二电隔离区中制造第二装置或子电路；及在第三电隔离区制造背对背二极管子电路。背对背二极管子电路具有第一端及第二端，且包括第一二极管及第二二极管，该第一二极管的阴极与第一端连接且阳极与第二端连接，且该第二二极管的阳极与第一端连接且阴极与第二端连接。集成电路制造方法进一步包含以下步骤：通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接且将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端电连接来提供静电放电保护；及在提供静电放电保护后，将第一装置或子电路与第二装置或子电路电连接。在一些实施例中，第二电隔离区的面积大于第一电隔离区的面积，第一二极管的接面面积大于第二二极管的接面面积。在一些实施例中，第一装置或子电路为模拟装置或子电路，且第二装置或子电路为数字装置或子电路，第一二极管包含至少两个串联电连接的二极管。在一些实施例中，集成电路制造方法进一步包含以下步骤：执行前段制程，前段制程包括以下步骤：形成第一、第二及第三电隔离区；在第一电隔离区中制造第一装置或子电路；在第二电隔离区中制造第二装置或子电路；及在第三电隔离区中制造背对背二极管子电路。在前段制程之后，执行后段制程，后段制程包括以下步骤：形成设置在第一、第二及第三电隔离区上方的第一电互连层，且通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接及将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端电连接来提供静电放电保护形成设置在第一电互连层上方的第二电互连层，且将第一装置或子电路与第二装置或子电路电互连。
上文概述数个实施例的特征，使得熟习此项技术者可以更好地理解本揭示内容的各态样。熟习此项技术者应理解，熟习此项技术者可以容易地将本揭示内容用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。熟习此项技术者亦应认识到，该些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。

Claims (10)

1.一种集成电路制造方法，其特征在于，包含以下步骤：
形成一第一电隔离区、一第二电隔离区及一第三电隔离区；
在该第一电隔离区中形成一第一装置或子电路；
在该第二电隔离区中形成一第二装置或子电路；
在该第三电隔离区中形成一静电放电保护子电路；
将该静电放电保护子电路电连接在该第一装置或子电路及该第二装置或子电路的具有相同极性的多个电源端之间；及
在电连接该静电放电保护子电路之后，将该第一装置或子电路与该第二装置或子电路电连接。
2.如权利要求1所述的集成电路制造方法，其特征在于，其中：
该静电放电保护子电路包含一背对背二极管子电路，该背对背二极管子电路具有一第一端及一第二端且包括：
一第一二极管，该第一二极管的阴极与该第一端连接且阳极与该第二端连接；及
一第二二极管，该第二二极管的阳极与该第一端连接且阴极与该第二端连接；且
该将该静电放电保护子电路电连接在该第一装置或子电路及该第二装置或子电路的具有相同极性的多个电源端的步骤包括以下步骤：
将该背对背二极管子电路的该第一端与该第一装置或子电路的该电源端电连接；及
将该背对背二极管子电路的该第二端与该第二装置或子电路的该电源端电连接。
3.如权利要求2所述的集成电路制造方法，其特征在于，其中：
该第二电隔离区的一面积大于该第一电隔离区的一面积；且
该第一二极管的一接面面积大于该第二二极管的一接面面积。
4.如权利要求2所述的集成电路制造方法，其特征在于，其中：
该第一装置或子电路为一模拟装置或子电路，且该第二装置或子电路为一数字装置或子电路，且
该第一二极管包含至少两个串联电连接的二极管。
5.如权利要求2所述的集成电路制造方法，其特征在于，其中该在该第三电隔离区形成该静电放电保护子电路的步骤包括以下步骤：
在一第一掺杂类型的一第一掺杂阱中形成该第一二极管；及
在该第一掺杂类型的一第二掺杂阱中形成该第二二极管。
6.如权利要求2所述的集成电路制造方法，其特征在于，其中该在该第三电隔离区形成该静电放电保护子电路的步骤包括以下步骤：
在一第一掺杂类型的一第一掺杂阱中形成该第一二极管；及
在与该第一掺杂类型相反的一掺杂类型的一第二掺杂阱中形成该第二二极管。
7.如权利要求2所述的集成电路制造方法，其特征在于，其中该在该第三电隔离区形成该静电放电保护子电路的步骤包括以下步骤：
在一单一掺杂阱中形成该第一二极管及该第二二极管。
8.如权利要求2所述的集成电路制造方法，其特征在于，其中：
该第一二极管包含界定该第一二极管的该阳极或阴极中的一者的一掺杂区，该掺杂区由界定该第一二极管的该阳极或阴极中的另一者的一掺杂区包围；且
该第二二极管包含界定该第二二极管的该阳极或阴极中的一者的一掺杂区，该掺杂区由界定该第二二极管的该阳极或阴极中的另一者的一掺杂区包围。
9.一种集成电路，其特征在于，包含：
一第一电隔离区；
一第二电隔离区；
一第三电隔离区；
一第一装置或子电路，设置于该第一电隔离区中；
一第二装置或子电路，设置与该第二电隔离区中；
一静电放电保护子电路，设置于该第三电隔离区中；
一第一电互连层，设置于该第一、第二及第三电隔离区上方且将该静电放电保护子电路电连接在该第一装置或子电路及该第二装置或子电路的具有相同极性的多个电源端之间；及
一第二电互连层，设置于该第一电互连层上方且将该第一装置或子电路与该第二装置或子电路电互连。
10.一种集成电路制造方法，其特征在于，包含以下步骤：
形成一第一电隔离区；
形成一第二电隔离区；
形成一第三电隔离区；
在该第一电隔离区中制造一第一装置或子电路；
在该第二电隔离区中制造一第二装置或子电路；
在该第三电隔离区中制造一背对背二极管子电路，其中该背对背二极管子电路具有一第一端及一第二端且包括一第一二极管及一第二二极管，该第一二极管的阴极与该第一端连接且阳极与该第二端连接，且该第二二极管的阳极与该第一端连接且阴极与该第二端连接；
通过将该背对背二极管子电路的该第一端与该第一装置或子电路的一VSS电源端电连接且将该背对背二极管子电路的该第二端与该第二装置或子电路的一VSS电源端电连接来提供静电放电保护；及
在提供该静电放电保护后，将该第一装置或子电路与该第二装置或子电路电连接。
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