TW202322340A - 積體電路與其製造方法 - Google Patents

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Abstract

在積體電路製造方法中，裝置或子電路製造於各自的第一及第二電隔離區中。背對背(back-to-back，B2B)二極體子電路製造於第三電隔離區中，背對背二極體子電路包括第一二極體及第二二極體，其中第一二極體的陰極與第一端連接且陽極與第二端連接，其中第二二極體的陽極與第一端連接且陰極與第二端連接。藉由將背對背二極體子電路的第一端與第一裝置或子電路的VSS電源端電連接，且將背對背二極體子電路的第二端與第二裝置或子電路的VSS電源端，對第一及第二電隔離區提供靜電放電保護。此後，第一裝置或子電路與第二裝置或子電路電連接。

Description

在後段製程期間用於積體電路的靜電放電保護
無
以下係關於積體電路(integrated circuit，IC)技術、IC製造技術、靜電放電(electrostatic discharge，ESD)保護技術及相關技術。
無
以下揭示內容提供用於實現提供之標的不同特徵的許多不同的實施例或實例。以下描述元件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如圖中說明的一個元件或特徵與另一元件或特徵的關係。除在附圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
在下文中，揭示用於防止在積體電路(integrated circuit，IC)製造的金屬化階段期間不同電隔離區中的裝置或子電路彼此電連接時，由於靜電荷在電隔離區之間的轉移而對設置在不同電隔離區中的IC製造的裝置或子電路造成損害的實施例。在一些實施例中，靜電放電(electrostatic discharge，ESD)保護子電路形成於單獨的電隔離區中，且ESD保護子電路電連接在兩個電隔離區的具有相同極性的電源端之間(例如，連接在兩個電隔離區的V SS電源端之間)。此舉在將不同電隔離區中的裝置或子電路相互連接之前完成。以此方式，若至少一個電隔離區中已累積靜電荷，則在兩個區域之間直接連接之前，當ESD保護子電路連接在電隔離區之間時，該靜電荷將由ESD保護子電路可控地消散。為確保ESD保護子電路在連接裝置或子電路之前電連接，ESD保護子電路與電源端的連接可在比提供裝置或子電路之間的電連接的金屬化層更早的後段製程(back end-of-line，BEOL)金屬化處理的金屬化層中實現。
在一些更具體的實施例中，ESD保護子電路包含背對背二極體。在一些實施例中，ESD保護子電路及其與受保護電隔離區的V SS電源端的連接在製造完成後仍保留在IC中。然而，如本文所述，此舉並不是問題，因為在完成的IC中，由ESD保護子電路連接的電源端應處於相同的電位，因此在完成的IC的操作期間，可略電流應流過ESD保護子電路。
在下文中，描述上述解決方案的基本原理。IC包括諸如二極體、場效電晶體(field effect transistor，FET)、電容器、光電二極體等的裝置，及包括電互連裝置的子電路。在前段製程(front end-of-line，FEOL)期間，IC的裝置在共用基板上及/或中製造，諸如矽基IC技術情況下的矽基板或其變化，諸如絕緣體上矽(silicon-on-insulator，SOI)基板。當商業供應或生長/切割為標準尺寸的圓形碟片(諸如，200 mm直徑或300 mm直徑的晶圓)時，基板有時亦稱為晶圓。矽晶圓或SOI晶圓的矽通常可為n型或p型摻雜。在製造期間，p型阱及/或n型阱由相反摻雜類型的掩埋摻雜層電隔離。例如，p型阱可由下伏n型埋層(n type buried layer，NBL)或深n阱(deep n well，DNW)等以及淺溝槽隔離(shallow trench isolation，STI)、矽局部氧化(local oxidation of silicon，LOCOS)、高壓N阱(high-voltage N-well，HVNW)或其他橫向隔離結構電隔離。類似地，n型阱可由下伏p型埋層(p type buried layer，PBL)、深p阱(deep p well，DPW)等以及STI、LOCOS、高壓P阱(high-voltage P-well，HVPW)等電隔離。p型阱、n型阱、NBL、DNW、PBL、DPW、STI、LOCOS、HVNW、HVPW等的各種組合形成IC製造的電隔離區，在該些電隔離區中製造裝置或子電路。
FEOL製程後為後段製程(back end of line，BEOL)，其中嵌入金屬間介電質(intermetal dielectric，IMD)中的一個或(更常見)若干個金屬化層沉積在晶圓上。圖案化金屬化層以形成導電路徑或跡線，用作各種裝置之間的互連，藉由微影及蝕刻製程連接至IC電源線(VDD，VSS)及/或IC位準訊號輸入或輸出線。亦形成導電材料的電通孔以提供至及/或形成的路徑或跡線之間的電連接。BEOL製程可包括以下步驟：形成頂部電接觸電，用於使用線接合、覆晶接合至焊錫凸塊等實現與IC外部的電連接。這些接觸墊可包括電源墊(例如，FET技術中的V DD及V SS接觸墊)及訊號輸入及/或輸出接觸墊。
在IC製造方法期間可能會出現問題，即可以捕獲靜電荷的電隔離區。靜電荷可藉由各種機制傳遞至IC製造的電隔離區。例如，諸如某些類型的沉積、微影、蝕刻等的許多製程係在將晶圓置放在真空室或具有電絕緣的受控環境的其他腔室中的情況下進行的。在此環境中，藉由沉積材料或藉由電漿蝕刻製程中的電漿等傳遞至晶圓的任何靜電荷可聚集在電隔離區中。甚至形成隔離結構的製程亦會引入靜電荷。例如，用於形成掩埋n型或p型層以提供電隔離的離子佈植製程採用帶電離子，該些帶電離子可留下殘餘靜電荷。更進一步，製程流體可以在流體流動期間產生靜電荷，然後當流體施加至晶圓時將靜電荷傳送至晶圓。這些製程流體可包括例如去離子水(deionized water，DI)、光阻劑顯影液等等。這些製程流體若經捕獲，將形成電隔離區(例如，NBL、PBL、DNW、DPW、STI、LOCOS、HVNW、HVPW等)的電荷流阻障層，此現象會不合需要地阻礙或阻擋積累的靜電荷自電隔離區消散。
在隨後的BEOL製程期間，在FEOL製程期間製造在電隔離區中的裝置及/或子電路藉由導電線電互連。這些電互連使最終製造的IC能夠正常運行，且當在其基於設計的操作及環境範圍內使用最終製造的IC時可能不會成為問題，因為電路級IC設計提供靜電荷耗散。例如，FET技術IC的VSS端提供通向電氣接地的路徑，可以消散可能在電隔離區中積聚的靜電荷。
然而，在BEOL製程中，元件及子電路的互連尚未完成，且IC未連接至電源。這會導致在BEOL製程期間產生大量靜電荷的一個電隔離區連接至具有顯著較低靜電荷量的另一電隔離區的情況。當進行互連時，該靜電荷會產生瞬態電流(稱為靜電放電)，該瞬態電流自具有較高靜電荷的電隔離區(「攻擊者」區)流向具有較低電荷的電隔離區(「受害者」區)。靜電放電會產生足夠高的瞬態電流，從而損壞承載瞬態電流的裝置或子電路。
現在參照附圖，描述一些示例性實施例。在這些實施例中，電隔離區由n型埋層(n type buried layer，NBL)及HVNW形成，用於橫向隔離。然而，如前所述，電隔離區通常可為n型或p型，具體取決於技術系列及特定IC設計，且代替示例性NBL/HVNM隔離及/或除示例性NBL/HVNM隔離之外，可以使用各種機制來電隔離電隔離區。
參照第1A圖、第1B圖及第1C圖，藉助電路圖展示所揭示的靜電保護的實例。第1A圖描繪在前段製程(front end-of-line，FEOL)之後的IC製造。在該製程中，在基板(未圖示，例如矽或SOI基板)上或中形成第一電隔離區1、第二電隔離區2及第三電隔離區3。如圖所示，示例性的第一電隔離區1、第二電隔離區2及第三電隔離區3由NBL形成，其中每一電隔離區的橫向邊界由HVNW等形成。例如，可藉由離子佈植、一系列磊晶層沉積步驟等來執行NBL。HVNW可類似地藉由離子佈植等形成。第一裝置或子電路10形成在第一電隔離區1中。第二裝置或子電路12形成在第二電隔離區2中。這些裝置或子電路可藉由任何合適的製造技術形成以用於IC系列的IC製造。示例性的第一及第二裝置或子電路10、12為CMOS邏輯反向器，每一反向器由一對互連的場效電晶體(field effect transistor，FET)組成，通常可為平面FET、FinFET、全環繞閘極(gate-all-around，GAA) FET等等。一般而言，第一及第二裝置或子電路可為在電隔離區中製造的單一裝置或複數個裝置以形成更複雜的子電路，諸如邏輯子電路、電荷存儲子電路(諸如，記憶體)、光電二極體、電容器、組合這些裝置的各種子電路及/或等等。
如第1A圖進一步所示，第一裝置或子電路10具有兩個電源端，即VDD1及VSS1。同樣地，第二裝置或子電路12具有兩個電源端，即VDD2及VSS2。電源端為相應裝置或子電路的點或區，在最終裝置中，該些點或區將電連接至電源。示例性CMOS邏輯反向器屬FET IC系列，更具體地，屬CMOS IC系列。對於FET IC，電源通常包括V DD接腳及V SS接腳，且在最終完成的IC中，電源端VDD1及VDD2將連接至V DD接腳，且電源端VSS1及VSS2將連接至V SS接腳。在標準FET IC設計中，V DD表示電源的正電壓(例如，一些常見IC技術中的5 V、3.3 V、1.8 V、1.2 V)，且V SS表示電源的負電壓(或接地，即0 V)。因此，在最終製造的IC工作時，端VDD1及VDD2將電連接至V DD接腳以保持在電壓V DD，同樣電源端VSS1及VSS2將電連接至V SS接腳以保持在電壓V SS。
然而，在IC的製造方法中，情況並非如此，相反，在FEOL製程期間，第一電隔離區1、第二電隔離區2及第三電隔離區3通常為電隔離，如第1A圖圖解性地所示，因此可以積累靜電荷(用「+」號圖解性地表示，儘管在給定的電隔離區中，通常靜電荷可為正電荷或負電荷)。如前所述，可以在諸如材料沉積、微影、蝕刻、離子佈植等製程期間將靜電荷傳遞至電隔離區。若不採取對策，則當第一裝置或子電路10及第二裝置或子電路12連接時，存在自一個裝置或子電路至另一個裝置或子電路的靜電放電的可能。若靜電放電產生的電流足夠大，可能會損壞裝置或子電路。
繼續參照第1A圖，為降低在即將到來的BEOL製程期間有害靜電放電事件的可能性，在第三電隔離區3中形成靜電放電(electrostatic discharge，ESD)保護子電路14。通常，第一裝置或子電路10、第二裝置或子電路12及ESD保護子電路14在FEOL製程期間形成。示例性ESD保護子電路14包括具有第一端T1及第二端T1的背對背(back to back，B2B)二極體子電路14。背對背二極體子電路14包括第一二極體D1及第二二極體D2，第一二極體D1的陰極與第一端T1連接且陽極與第二端T2連接，第二二極體D2的陽極與第一端T1連接且陰極與第二端T2連接。雖然示例性ESD保護子電路14包括背對背二極體子電路，但可考慮其他類型的ESD保護子電路，諸如採用齊納二極體或基於電阻器或電晶體的ESD保護子電路等。
總而言之，在FEOL製程期間，形成第一電隔離區1、第二電隔離區2及第三電隔離區3，且第一裝置或子電路10、第二裝置或子電路12及ESD保護電路14形成在各自的第一電隔離區1、第二電隔離區2及第三電隔離區3中。此FEOL製程的結果在第1A圖中圖解性地展示。此後，執行BEOL製程。
參照第1B圖，ESD保護子電路14電連接在第一裝置或子電路10的VSS1端與第二裝置或子電路12的VSS2端之間。此舉可如下完成BEOL製程的金屬化層沉積及圖案化步驟。在第1B圖的示例性實例中，背對背二極體子電路14的第一端T1藉由電互連16與第一裝置或子電路10的VSS1端連接，且背對背二極體子電路14的第二端T2藉由電互連18與第二裝置或子電路12的電源端VSS2電連接。有利地，若靜電荷存在於第一及第二電隔離區1、2中的一者或兩者中，以在第一及第二電隔離區1、2之間形成電位差，則該靜電荷可經由第一二極體D1及第二二極體D2中由電位差正向偏壓的二極體傳導。例如，若第一電隔離區1相對於第二電隔離區2處於正電壓，則電流將流過正向偏壓的第二二極體D2，直至消除電位差。另一方面，若第二電隔離區2相對於第一電隔離區1處於正電壓，則電流將流過正向偏壓的第一二極體D1，直至消除電位差。在任一情況下，靜電放電不通過第一及第二裝置或子電路10、12，且在一些實施例中，正向偏壓二極體可以限制靜電放電製程期間的電流流動。因此，靜電放電事件不會損壞第一及第二裝置或子電路10、12。
在第1B圖的示例性實例中，背對背二極體子電路14連接在第一電隔離區1、第二電隔離區2的VSS1電源端與VSS2電源端之間。然而，更一般地，可有效地將ESD保護子電路14電連接在第一裝置或子電路10及第二裝置或子電路12的具有相同極性的電源端之間。例如，在另一實施例中，連接可以在VDD1與VDD2之間。電氣接地對應於完成IC的負電源電壓。作為另一實例，在雙極接面電晶體(bipolar junction transistor，BJT)系列的IC製造情況下，ESD保護子電路可連接在負電源VEE端之間。
參照第1C圖，在如參照第2圖描述的電連接ESD保護子電路14之後，第一裝置或子電路10及第二裝置或子電路12可藉由電互連20電連接，如第1C圖所示。此舉可作為BEOL製程的金屬化層沉積及圖案化步驟來完成，該步驟在產生電互連16、18的BEOL製程的金屬化層沉積及圖案化步驟之後執行。例如，考慮BEOL製程的實例，其中沉積及圖案化N個金屬化層以形成相應的N層金屬互連或金屬線，每層藉由金屬間介電質(intermetal dielectric，IMD)材料與相鄰的一層或多層間隔開。在該實例中，電互連16、18作為金屬化層沉積/圖案化步驟n (其中1≤n＜N)的一部分而產生。然後，電互連20作為後續金屬化層沉積/圖案化步驟m (其中n＜m≤N)的一部分而產生。
可選地，金屬化層沉積/圖案化步驟n可形成IC的除了電互連16、18之外的其他電互連，且類似地，隨後的金屬化層沉積/圖案化步驟m可選地形成IC的除電互連20之外的其他電互連。
總而言之，第1B圖圖解性地描繪形成設置在第一電隔離區1、第二電隔離區2及第三電隔離區3上方的第一電互連層，且藉由將背對背二極體子電路14的第一端T1與第一裝置或子電路10的VSS1電源端電連接及將背對背二極體子電路14的第二端T2與第二裝置或子電路12的VSS2電源端電連接來提供靜電放電保護。第1C圖圖解性地描繪形成設置在第一電互連層上方的第二電互連層且電連接第一裝置或子電路10及第二裝置或子電路12。
在第1C圖的示例性實例中，第一裝置或子電路10及第二裝置或子電路12皆為CMOS邏輯反向器，且電互連20將CMOS邏輯反向器10的輸出與CMOS邏輯反向器12的輸入相連接。然而，更一般地，第一裝置或子電路10及第二裝置或子電路12的電互連可能需要兩個裝置或子電路之間的任何類型的電互連。若在第一裝置或子電路10與第二裝置或子電路12之間存在兩個或更複數個電互連，則這些不一定需要在相同的金屬化層沉積/圖案化步驟中形成。也就為說，考慮至前面的例子，隨後的金屬化層沉積/圖案化步驟m可以分為兩個或更複數個金屬化步驟
Figure 02_image001
、
Figure 02_image003
…，其中n＜
Figure 02_image001
≤N，且n＜
Figure 02_image003
≤N等等。
第1C圖亦可視為表示最終製造的IC。如第1C圖所示，最終IC包括ESD保護子電路14，該ESD保護子電路14製造在第三電隔離區3中且藉助電互連16、18與第一及第二電隔離區1及2連接。通常，這不會對最終IC的性能產生不利影響，由於在IC的使用期間，端VSS1及VSS2處於相同的電位，即IC電源的V SS接腳的電位V SS。
此外，形成參照第1A圖、第1B圖及第1C圖描述的靜電放電保護的附加處理時間可為最小的或甚至為零。此係因為第三電隔離區3可以與形成IC的功能電路的一些其他電隔離區平行製造。例如，第三電隔離區3可與第一及第二電隔離區1及2的製造平行地製造。類似地，背對背二極體子電路14的第一及第二二極體D1及D2可與IC的功能電路的p/n接面平行製造。更進一步地，如前所述，形成電互連16、18的BEOL製程的金屬化/圖案化步驟亦可選地在IC的功能區之間形成電互連(儘管不為具體地在第一及第二功能裝置或子電路10、12之間的電互連20，因為電互連20在電互連16、18之後形成，因此當待保護的第一及第二功能裝置或子電路10、12互連時，靜電放電保護就位)。在各種實施例中，電互連16、18可包含金屬層、金屬閘極或FinFET或GAAFET製程中的金屬選路等，對於IC製造方法類型及特定電路佈局可能為方便的。
第1A圖、第1B圖及第1C圖描繪提供靜電放電保護以防止示例性第一及第二電隔離區1與2之間的靜電放電損壞。該方法可以概括為藉由為每一對待保護的區提供製造在第三電隔離區3中的與該對電隔離區的VSS端連接的附加ESD保護子電路14，提供保護以防止IC製造的任何兩個電隔離區之間的靜電放電損壞。基於電路佈局考慮，亦可形成複數個未連接的第三電隔離區3，以將各個ESD保護子電路置放於整個IC佈局中靠近待保護的功能電隔離區的位置，而不干擾功能電路佈局。
參照第2圖，展示變化的實施例。第2圖對應於第1C圖在形成連接第一裝置或子電路10及第二裝置或子電路12的電互連20之後的IC製造的描繪。然而，第2圖的實例與第1C圖的實例的不同之處在於第1C圖的實例的第二電隔離區2在第2圖的實例中由更大面積的第二電隔離區2LG替換。更具體地，第二電隔離區2LG的面積(在晶圓平面內)大於第一電隔離區1的面積。由於第二電隔離區2LG的尺寸較大，可以預期第二電隔離區2LG在FEOL製程期間可能會積累更多的靜電荷。因此，可合理地預期自第二電隔離區2LG至第一電隔離區1的靜電放電大於反方向的靜電放電。為適應此可能性，在第2圖的實施例中，背對背二極體子電路14修改為包括具有比第二二極體D2的接面面積更大的接面面積的第一二極體D1LG。為概括第2圖的變化，第二電隔離區2LG的面積大於第一電隔離區1的面積，且第一二極體D1LG的接面面積大於第二二極體D2的接面面積。
參照第3圖，展示另一變化實施例。第3圖對應於第1C圖在形成連接第一裝置或子電路10及第二裝置或子電路12的電互連20之後的IC製造的描繪。然而，在第3圖的實例中，假設自雜訊產生角度來看，第一及第二電隔離區1及2不對稱。具體地，在該實例中，假設第一電隔離區1含有類比電路，例如假設第一裝置或子電路10為類比電路(或類比電路的一部分)；而假設第二電隔離區2含有數位電路，例如假設第二裝置或子電路12為數位電路(或數位電路的一部分)。在許多情況下，數位電路比類比電路產生更多的雜訊，且/或類比電路比數位電路對雜訊更敏感。為減輕自含有數位區2至類比區1的雜訊傳輸，第3圖的實施例的ESD保護子電路14用兩個串聯電連接的二極體D1A及D1B代替第1C圖的實例的單一二極體D1。更一般地，第一二極體D1可由至少兩個串聯電連接的二極體D1A、D1B代替。若預期雜訊產生的頻率範圍為先驗已知的(如通常在IC電路設計中的情況)，亦可使用附加或其他雜訊傳輸抑制技術，例如將調諧雜訊抑制濾波器結合至ESD保護子電路14中。
現參照第4圖、第5圖及第6圖，如第1C圖所示的IC製造以圖解性側視圖展示。在第4圖、第5圖及第6圖的每一者中，第一電隔離區1、第二電隔離區2及第三電隔離區3以側視圖展示，展示n型埋層(NBL-1用於第一電隔離區1，NBL-2用於第二電隔離區2，NBL-3用於第三電隔離區3)，其中橫向隔離由高壓N阱(high-voltage N-well，HVNW)區提供。亦圖解性地展示分別具有VSS1及VSS2的背對背二極體子電路14的電互連16、18，以及在形成於第一電隔離區1中的第一裝置或子電路10與形成於第二電隔離區2中的第二裝置或子電路12之間的電互連20。第4圖、第5圖及第6圖說明如何製造背對背二極體子電路14的三個非示例性實例。通常，在第4圖、第5圖及第6圖中，「PW」表示p型阱，且「NW」表示n型阱。
第4圖說明背對背二極體子電路14的第一二極體D1及第二二極體D2中的每一者形成為設置在n型阱中的P+區的實例。兩個n型阱(n-type well，NW)依次設置在由NBL-3及HVNW區電隔離的p型阱(p-type well，PW)中。NW及PW的深度可針對不同的產品設計且基於可信預期的最大靜電放電量進行單獨調整。例如，在一些實施例中，NW及PW的深度可能不同。此外，第一及第二二極體D1及D2可以各種方式在各自的NW中實現，諸如使用如先前參照第2圖所述的不同尺寸的二極體，及/或將一或兩個二極體實現為如先前參照第3圖所述的兩個或更複數個串聯連接的二極體。
第5圖說明背對背二極體子電路14的第一及第二二極體D1及二極體D2中的每一者形成為設置在由NBL-3及HVNW區電隔離的p型阱中的N +區的實例。
第6圖說明第4圖及第5圖的方法的組合的實例，其中背對背二極體子電路14的二極體之一形成為設置在n型阱中的P +區，且另一二極體形成為設置在p型阱中的N +區。
第7圖、第8圖、第9圖、第10圖、第11圖及第12圖圖解性地說明背對背二極體子電路的二極體D1及D2的一些合適佈局，該些合適佈局可適當地用於本文所述的各種實施例中。第7圖至第12圖中的每一者描繪在第三電隔離區3中製造的第一及第二二極體D1及D2，以平面圖展示。
第7圖描繪製造為P +/NW結構的第一及第二二極體D1及D2，其中每一二極體的P +區為圍繞中心N +區32的環30的形式。
第8圖描繪製造為P +/NW結構的第一及第二二極體D1及D2，其中每一二極體的P +區40為條帶的形式，而N +區42亦為平行條帶的形式。
第9圖描繪製造為N +/PW結構的第一及第二二極體D1及D2，其中每一二極體的P +區為圍繞中心N +區52的環50的形式。
第10圖描繪製造為N +/PW結構的第一及第二二極體D1及D2，其中每一二極體的P +區60為條帶的形式，而N +區62亦為平行條帶的形式。
第11圖描繪製造為P +/NW結構的第一二極體D1，其中P +區為圍繞中心N +區72的環70的形式，及製造為N +/PW結構的第二二極體D2，其中P +區為圍繞中心N +區76的環74的形式。
第12圖描繪製造為P +/NW結構的第一二極體D1，其中P +區為條帶80的形式，且N +區82亦為平行條帶的形式，及製造為N +/PW結構的第二二極體D2，其中P +區為條帶84的形式，N +區86亦為平行條帶的形式。
應理解，第4圖至第12圖說明背對背二極體子電路14及其元件的一些合適的實體實施的實例。對於背對背二極體子電路14及其元件亦設想其他實體實施。此外，如前所述，ESD保護子電路14可包含除二極體之外的其他類型的電路元件，例如電阻器、電晶體或其各種組合。
在下文中，揭示一些附加示例性實施例。
在一些示例性實施例中，積體電路製造方法包含以下步驟：形成第一電隔離區、第二電隔離區及第三電隔離區；在第一電隔離區中形成第一裝置或子電路；在第二電隔離區中形成第二裝置或子電路；在第三電隔離區形成靜電放電(electrostatic discharge，ESD)保護子電路；將ESD保護子電路電連接在第一裝置或子電路及第二裝置或子電路的具有相同極性的電源端之間；及電連接ESD保護子電路之後，將第一裝置或子電路與第二裝置或子電路電連接。
在如前一段所述之積體電路製造方法的一些示例性實施例中，ESD保護子電路包含背對背二極體子電路，該背對背二極體子電路具有第一端及第二端且包括第一二極體及第二二極體，該第一二極體的陰極與第一端連接且陽極與第二端連接，且該第二二極體的陽極與第一端連接且陰極與第二端連接。在這些示例性實施例中，將ESD保護子電路電連接在第一裝置或子電路及第二裝置或子電路的具有相同極性的電源端之間之步驟包括以下步驟：將背對背二極體子電路的第一端與第一裝置或子電路的電源端電連接；及將背對背二極體子電路的第二端與第二裝置或子電路的電源端電連接。
在一些示例性實施例中，積體電路包含第一電隔離區；第二電隔離區；第三電隔離區；設置在第一電隔離區中的第一裝置或子電路；設置在第二電隔離區中的第二裝置或子電路；設置在第三電隔離區中的靜電放電(electrostatic discharge，ESD)保護子電路；第一電互連層，設置在第一、第二及第三電隔離區上方且將ESD保護子電路電連接在第一裝置或子電路及第二裝置或子電路的具有相同極性的電源端之間；及第二電互連層，設置在第一電互連層上方且將第一裝置或子電路與第二裝置或子電路電互連。
在一些示例性實施例中，積體電路製造方法包括以下步驟：形成第一電隔離區；形成第二電隔離區；形成第三電隔離區；在第一電隔離區中製造第一裝置或子電路；在第二電隔離區中製造第二裝置或子電路；及在第三電隔離區製造背對背二極體子電路。背對背二極體子電路具有第一端及第二端，且包括第一二極體及第二二極體，該第一二極體的陰極與第一端連接且陽極與第二端連接，且該第二二極體的陽極與第一端連接且陰極與第二端連接。積體電路製造方法進一步包含以下步驟：藉由將背對背二極體子電路的第一端與第一裝置或子電路的VSS電源端電連接且將背對背二極體子電路的第二端與第二裝置或子電路的VSS電源端電連接來提供靜電放電保護；及在提供靜電放電保護後，將第一裝置或子電路與第二裝置或子電路電連接。
上文概述數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
1:第一電隔離區 2:第二電隔離區 3:第三電隔離區 10:第一裝置或子電路/CMOS邏輯反向器 12:第二裝置或子電路/CMOS邏輯反向器 14:ESD保護子電路/背對背二極體子電路 16,18,20:電互連 30,50,70,74:環 32,52,72,76:中心N +區 40,60:P +區 42,62,82,86:N +區 80,84:條帶 2LG:第二電隔離區 D1:第一二極體 D1A,D1B:二極體 D1LG:第一二極體 D2:第二二極體 HVNW:高壓N阱 NBL-1~NBL-3:n型埋層 NW:n型阱 PW:p型阱 STI:淺溝槽隔離 T1:第一端 T2:第二端 VDD1,VDD2,VSS1,VSS2:電源端
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1A圖、第1B圖及第1C圖藉助電路圖圖解性地說明IC製造方法。第1A圖描繪在前段製程(front end-of-line，FEOL)之後的IC製造。第1B圖描繪在後段製程(back end-of-line，BEOL)期間在第一金屬化層的沉積及圖案化之後的IC製造。第1C圖描繪在BEOL製程期間在第二金屬化層的沉積及圖案化之後的IC製造。 第2圖及第3圖圖解性地說明用於本文描述的變化實施例的在第1C圖中描繪的階段的IC製造中。 第4圖、第5圖及第6圖以圖解性側視示意圖圖解性地說明如第1C圖中所示的IC製造的各種實施例。 第7圖、第8圖、第9圖、第10圖、第11圖及第12圖以平面圖圖解性地說明適合用於本文描述的其他實施例中的背對背(back-to-back，B2B)二極體子電路的實施例。
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1:第一電隔離區
3:第三電隔離區
10:第一裝置或子電路/CMOS邏輯反向器
12:第二裝置或子電路/CMOS邏輯反向器
14:ESD保護子電路/背對背二極體子電路
16,18,20:電互連
2LG:第二電隔離區
D1LG:第一二極體
D2:第二二極體
NBL-1~NBL-3:n型埋層
VDD1,VDD2,VSS1,VSS2:電源端

Claims (20)

  1. 一種積體電路製造方法，包含以下步驟： 形成一第一電隔離區、一第二電隔離區及一第三電隔離區； 在該第一電隔離區中形成一第一裝置或子電路； 在該第二電隔離區中形成一第二裝置或子電路； 在該第三電隔離區中形成一靜電放電保護子電路； 將該靜電放電保護子電路電連接在該第一裝置或子電路及該第二裝置或子電路的具有相同極性的複數個電源端之間；及 在電連接該靜電放電保護子電路之後，將該第一裝置或子電路與該第二裝置或子電路電連接。
  2. 如請求項1所述之積體電路製造方法，其中： 該靜電放電保護子電路包含一背對背二極體子電路，該背對背二極體子電路具有一第一端及一第二端且包括： 一第一二極體，該第一二極體的陰極與該第一端連接且陽極與該第二端連接；及 一第二二極體，該第二二極體的陽極與該第一端連接且陰極與該第二端連接；且 該將該靜電放電保護子電路電連接在該第一裝置或子電路及該第二裝置或子電路的具有相同極性的複數個電源端之步驟包括以下步驟： 將該背對背二極體子電路的該第一端與該第一裝置或子電路的該電源端電連接；及 將該背對背二極體子電路的該第二端與該第二裝置或子電路的該電源端電連接。
  3. 如請求項2所述之積體電路製造方法，其中： 該第二電隔離區的一面積大於該第一電隔離區的一面積；且 該第一二極體的一接面面積大於該第二二極體的一接面面積。
  4. 如請求項2所述之積體電路製造方法，其中： 該第一裝置或子電路為一類比裝置或子電路，且該第二裝置或子電路為一數位裝置或子電路，且 該第一二極體包含至少兩個串聯電連接的二極體。
  5. 如請求項2所述之積體電路製造方法，其中該在該第三電隔離區形成該靜電放電保護子電路之步驟包括以下步驟： 在一第一摻雜類型的一第一摻雜阱中形成該第一二極體；及 在該第一摻雜類型的一第二摻雜阱中形成該第二二極體。
  6. 如請求項2所述之積體電路製造方法，其中該在該第三電隔離區形成該靜電放電保護子電路之步驟包括以下步驟： 在一第一摻雜類型的一第一摻雜阱中形成該第一二極體；及 在與該第一摻雜類型相反的一摻雜類型的一第二摻雜阱中形成該第二二極體。
  7. 如請求項2所述之積體電路製造方法，其中該在該第三電隔離區形成該靜電放電保護子電路之步驟包括以下步驟： 在一單一摻雜阱中形成該第一二極體及該第二二極體。
  8. 如請求項2所述之積體電路製造方法，其中： 該第一二極體包含界定該第一二極體的該陽極或陰極中之一者的一摻雜區，該摻雜區由界定該第一二極體的該陽極或陰極中之另一者的一摻雜區包圍；且 該第二二極體包含界定該第二二極體的該陽極或陰極中之一者的一摻雜區，該摻雜區由界定該第二二極體的該陽極或陰極中之另一者的一摻雜區包圍。
  9. 如請求項2所述之積體電路製造方法，其中： 該第一二極體包含相互平行的第一及第二摻雜區，其中相互平行的該第一及第二摻雜區中之第一者形成該第一二極體的該陽極，且相互平行的該第一及第二摻雜區中之第二者形成該第一二極體的該陰極；且 該第二二極體包含相互平行的第一及第二摻雜區，其中相互平行的該第一及第二摻雜區中之第一者形成該第二二極體的該陽極，且相互平行的該第一及第二摻雜區中之第二者形成該第二二極體的該陰極。
  10. 如請求項1所述之積體電路製造方法，其中該將該靜電放電保護子電路電連接在該第一裝置或子電路及該第二裝置或子電路的具有相同極性的複數個電源端之步驟包含以下步驟： 將該靜電放電保護子電路電連接在該第一裝置或子電路的一VSS端與該第二裝置或子電路的一VSS端之間。
  11. 一種積體電路，包含： 一第一電隔離區； 一第二電隔離區； 一第三電隔離區； 一第一裝置或子電路，設置於該第一電隔離區中； 一第二裝置或子電路，設置與該第二電隔離區中； 一靜電放電保護子電路，設置於該第三電隔離區中； 一第一電互連層，設置於該第一、第二及第三電隔離區上方且將該靜電放電保護子電路電連接在該第一裝置或子電路及該第二裝置或子電路的具有相同極性的複數個電源端之間；及 一第二電互連層，設置於該第一電互連層上方且將該第一裝置或子電路與該第二裝置或子電路電互連。
  12. 如請求項11所述之積體電路，其中該靜電放電保護子電路包含一背對背二極體子電路，該背對背二極體子電路具有與該第一裝置或子電路的該電源端電連接的一第一端及與該第二裝置或子電路的具有相同極性的該電源端電連接的一第二端，該背對背二極體子電路包括： 一第一二極體，該第一二極體的陰極與該第一端連接且陽極與該第二端連接；及 一第二二極體，該第二二極體的陽極與該第一端連接且陰極與該第二端連接。
  13. 如請求項12所述之積體電路，其中： 該第二電隔離區的一面積大於該第一電隔離區的一面積；且 該第一二極體的一接面面積大於該第二二極體的一接面面積。
  14. 如請求項12所述之積體電路，其中： 該第一裝置或子電路為一類比裝置或子電路，且該第二裝置或子電路為一數位裝置或子電路，且 該第一二極體包含至少兩個串聯電連接的二極體。
  15. 如請求項12所述之積體電路，其中： 該第一裝置或子電路包含一或複數個場效電晶體， 該第二裝置或子電路包含一或複數個場效電晶體， 該背對背二極體子電路的該第一端與該第一裝置或子電路的該VSS電源端電連接；且 該背對背二極體子電路的該第二端與該第二裝置或子電路的該VSS電源端電連接。
  16. 如請求項11所述之積體電路，其中： 該第一裝置或子電路包含一或複數個場效電晶體， 該第二裝置或子電路包含一或複數個場效電晶體， 該靜電放電保護子電路的該第一端與該第一裝置或子電路的該VSS電源端電連接；且 該靜電放電保護子電路的該第二端與該第二裝置或子電路的該VSS電源端電連接。
  17. 一種積體電路製造方法，包含以下步驟： 形成一第一電隔離區； 形成一第二電隔離區； 形成一第三電隔離區； 在該第一電隔離區中製造一第一裝置或子電路； 在該第二電隔離區中製造一第二裝置或子電路； 在該第三電隔離區中製造一背對背二極體子電路，其中該背對背二極體子電路具有一第一端及一第二端且包括一第一二極體及一第二二極體，該第一二極體的陰極與該第一端連接且陽極與該第二端連接，且該第二二極體的陽極與該第一端連接且陰極與該第二端連接； 藉由將該背對背二極體子電路的該第一端與該第一裝置或子電路的一VSS電源端電連接且將該背對背二極體子電路的該第二端與該第二裝置或子電路的一VSS電源端電連接來提供靜電放電保護；及 在提供該靜電放電保護後，將該第一裝置或子電路與該第二裝置或子電路電連接。
  18. 如請求項17所述之積體電路製造方法，其中： 該第二電隔離區的一面積大於該第一電隔離區的一面積；且 該第一二極體的一接面面積大於該第二二極體的一接面面積。
  19. 如請求項17所述之積體電路製造方法，其中： 該第一裝置或子電路為一類比裝置或子電路，且該第二裝置或子電路為一數位裝置或子電路，且 該第一二極體包含至少兩個串聯電連接的二極體。
  20. 如請求項19所述之積體電路製造方法，進一步包含以下步驟： 執行前段製程，該前段製程包括以下步驟：形成該第一、第二及第三電隔離區；在該第一電隔離區中製造該第一裝置或子電路；在該第二電隔離區中製造該第二裝置或子電路；及在該第三電隔離區中製造該背對背二極體子電路；及 在該前段製程之後，執行後段製程，該後段製程包括以下步驟： 形成設置在該第一、第二及第三電隔離區上方的一第一電互連層，且藉由將該背對背二極體子電路的該第一端與該第一裝置或子電路的該VSS電源端電連接及將該背對背二極體子電路的該第二端與該第二裝置或子電路的該VSS電源端電連接來提供該靜電放電保護；及 形成設置在該第一電互連層上方的一第二電互連層，且將該第一裝置或子電路與該第二裝置或子電路電互連。
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