CN115802869A

CN115802869A - 集成磁通门装置

Info

Publication number: CN115802869A
Application number: CN202211655171.9A
Authority: CN
Inventors: M·M·艾莎; M·R·基米奇; S·拉文库尔; S·切瓦恰罗恩库尔; M·L·詹森
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2016-01-22
Filing date: 2017-01-23
Publication date: 2023-03-14
Also published as: US20210233903A1; CN108475724A; CN108475724B; WO2017127815A1; US11508721B2; US10978448B2; US20170213956A1

Abstract

本申请公开了集成磁通门装置。一种集成电路，具有衬底、具有在所述衬底上产生的有源区的晶体管的电路、芯结构、第一封装层、第二封装层和氧化物层。芯结构形成在上述电路上方。第一封装层覆盖芯结构，并且具有第一热膨胀系数。第二封装层覆盖芯结构上面的第一封装层，并且具有与第一热膨胀系数不同的第二热膨胀系数。氧化物层形成在第二封装层上方。氧化物层包括足以减轻第一封装层和第二封装层之间热应力的氧化物厚度。

Description

集成磁通门装置

本申请是2017年1月23日提交的名称为：“集成磁通门装置”的中国专利申请201780007437.X(PCT/US2017/014587)的分案申请。

技术领域

本发明总体涉及磁通门装置，并且更具体地涉及集成磁通门装置的制造。

背景技术

磁通门装置通常包括磁芯结构和围绕磁芯卷绕的线圈构件。磁通门装置可用于检测与磁芯结构邻近的环境中的磁通量的变化。已尝试将磁通门装置与集成电路接合以用于适于各种工业应用。例如，与控制电路接合的磁通门装置可适于作为用于马达控制系统的电流测量装置，或者作为用于机器人系统的位置感测装置。然而，这些解决方案通常实施成本高并且操作复杂。

发明内容

在所描述的与制造集成磁通门装置相关的系统和技术的示例中，一种集成磁通门装置包括一种用于减轻覆盖磁芯的两个或更多个封装层之间的热应力的应力消除结构。有利地，应力消除结构有助于防止磁通门装置的一个或多个拐角开裂，从而增加用于将磁通门与一个或多个控制电路集成的制造工艺的总产率。

在一个示例中，一种集成电路具有衬底、电路、芯结构、第一封装层、第二封装层和氧化物层。电路包括晶体管，该晶体管具有在衬底上产生的有源区和在有源区上方形成以提供晶体管的互连的金属层。芯结构形成于金属层上方。第一封装层覆盖芯结构，并且其具有第一热膨胀系数。第二封装层覆盖芯结构上面的第一封装层，并且其具有与第一热膨胀系数不同的第二热膨胀系数。作为应力消除结构的一部分，氧化物层形成于第二封装层上方。氧化物层包括足以减轻第一封装层和第二封装层之间热应力的氧化物厚度。

在另一个示例中，一种集成磁通门装置具有衬底、电路、磁通门、第一氧化硅层和第二氧化硅层。电路包括晶体管，该晶体管具有在衬底上产生的有源区和在有源区上方形成以提供晶体管互连的金属层。磁通门包括在金属层上方形成的磁芯、覆盖磁芯的钛层和覆盖磁芯上面的钛层的氮化物层。作为应力消除结构的一部分，第一氧化物层由硅烷前体形成，第一氧化硅层位于氮化物层上方。第二氧化硅层由正硅酸四乙酯(TEOS)前体形成，第二氧化硅层位于第一氧化硅层上方。

在一种制造集成电路的方法的又一个示例中，该方法包括在衬底上形成电路。电路包括晶体管，该晶体管具有在衬底上产生的有源区和位于有源区上方以用于互连晶体管的金属层。该方法也包括在金属层上方形成芯结构。该方法进一步包括形成第一封装层、第二封装层和氧化物层。第一封装层覆盖芯结构，并且其具有第一热膨胀系数。第二封装层覆盖芯结构上面的第一封装层，并且其具有与第一热膨胀系数不同的第二热膨胀系数。作为应力消除结构的一部分，氧化物层形成于第二封装层上方。氧化物层包括足以减轻第一封装层和第二封装层之间的热应力的氧化物厚度。

附图说明

图1示出根据示例实施例的方面的集成磁通门电路的横截面图。

图2A示出根据示例实施例的方面的用于制造集成磁通门电路的工艺的流程图。

图2B示出根据示例实施例的方面的用于形成应力消除层的工艺的流程图。

图3A至图3I示出根据示例实施例的方面的制造工艺期间的集成磁通门电路的横截面图。

具体实施方式

在各种附图中，相同的附图标记表示相同的元件。附图不是按比例绘制的，并且提供它们以说明本描述。

示例实施例包括可使用低成本和高产率的工艺来制造的磁通门装置，该磁通门装置可与一个或多个控制电路集成。

图1示出根据示例实施例的方面的集成磁通门电路100的横截面图。集成磁通门电路100包括电路110和与电路110集成以形成单个集成电路芯片的磁通门装置120。根据示例实施例的方面，电路110包括耦合到磁通门装置120的一个或多个控制电路。因此，电路110可用于控制磁通门装置120的操作。例如，电路110可校准磁通门装置120并且从磁通门装置120接收一个或多个电流信号。基于所接收的电流信号，电路110可通过确定与所接收的电流信号相关联的磁通量变化来感测运动或位置。电路110可为具有形成在衬底上并且通过一个或多个互连布线层连接的两个或更多个晶体管的集成电路。在一个示例中，电路110形成在包括半导体材料(诸如硅)的衬底101上。电路110包括形成在衬底101上的第一晶体管103和第二晶体管104。

第一晶体管103形成在第一有源区105上，而第二晶体管104形成在第二有源区106上。第一晶体管103可为p型沟道装置，这是因为第一有源区105包括n型阱112和形成在n型阱112中的一对p型掺杂区113。p型掺杂区113用作第一晶体管103的漏极和源极端子，p型掺杂区113中的每个均耦合到互连布线层108。第一晶体管103包括限定p型掺杂区113之间的沟道区的栅极结构115。栅极结构115也耦合到互连布线层108。

第二晶体管104可为n型沟道装置，这是因为第二有源区106为可包括p型掺杂材料的衬底101的一部分。第二有源区106通过场氧化物元件102与第一有源区隔开，该场氧化物元件102通常位于浅沟槽隔离区中。第二有源区106可包括一对n型掺杂区114，该n型掺杂区114用作第二晶体管104的漏极和源极端子。n型掺杂区114中的每个均耦合到互连布线层108。第二晶体管104包括限定n型掺杂区114之间的沟道区的栅极结构116。栅极结构116也耦合到互连布线层108。

尽管图1示出具有以特定方式布置的有源区的两种特定类型的晶体管，但是电路110可包括以不同有源区布置为特征的其它类型的晶体管。例如，电路110可在高压条件下操作。因此，电路110可包括横向扩散金属氧化物半导体(LDMOS)晶体管，该LDMOS晶体管在一些布置中可包括围绕一个或多个有源区的深沟槽结构。在另一个示例中，电路110可使用Bi-CMOS技术来制造。因此，电路110可包括CMOS晶体管和双极结型晶体管两者。

互连布线层108由几个层间介电(ILD)层107隔开。根据电路110的复杂性，互连布线层108的数量可变化。此外，互连布线层108包括直接位于磁通门装置120下方并连接到磁通门装置120的顶部互连层109。互连布线层108可包括多晶硅和/或导电材料(诸如铜和铝)。互连布线层108使用一个或多个通路(via)结构连接，该通路结构可填充有导电材料(诸如钨)。

顶部互连层109包括一种或多种金属材料(诸如铜和铝)。顶部互连层109可通过第一磁通门金属层122和装置间通路121耦合到磁通门装置120。磁通门装置120形成在互连布线层108和顶部互连层109上方。通常，磁通门装置120包括一组下线圈构件125、一组上线圈构件126和磁芯结构130。

下线圈构件125可使用与第一磁通门金属层122相同的工艺形成；而上线圈构件126可使用与第二磁通门金属层124相同的工艺形成。第二磁通门金属层124可通过磁通门内通路123连接到第一磁通门金属层122。磁通门装置120可包括一个或多个蚀刻终止层，以在磁通门装置120的制造工艺期间保护电路110。在一个示例中，磁通门装置120包括形成在ILD层107上方的第一蚀刻终止层151、形成在第一蚀刻终止层152上的介电层152和形成在介电层152上的第二蚀刻终止层153。层151、152和153中的每个还可用作绝缘层，以用于使磁通门装置120与电路110绝缘。第一蚀刻终止层151和第二蚀刻终止层153可包括氮化物材料(诸如氮化硅)。介电层152可包括氧化物材料(诸如氧化硅)。

磁芯结构130形成在顶部互连金属层109上方，并且因此限定在顶部互连金属层109上方突出的平台。磁芯结构130包括与多个绝缘层133交错的多个磁性层132。在一个实施方式中，磁性层132中的每个包含镍铁(NiFe)合金。更具体地，磁性层132中的每个可包含约80％镍与20％铁的重量比。例如，磁性层132可包含82重量％的镍和18重量％的铁。并且磁性层132中的每个的厚度可为

绝缘层133用于使磁性层132彼此绝缘。在一个实施方式中，绝缘层133中的每个包含氮化铝(AlN)材料。并且绝缘层133中的每个的厚度为

磁芯结构130由第一封装层136和第二封装层138保护。第一封装层136具有底部部分，该底部部分用作用于产生磁芯结构130的晶种层。第一封装层136的底部部分通过绝缘层(诸如层151、152和153)与顶部互连金属层122绝缘。第一封装层136还包括顶部部分以覆盖并保护磁芯结构130。第一封装层136包括适于在其上产生磁芯结构130并保护其下的磁芯结构130免受各种类型的工艺应力的金属材料。在一个示例中，第一封装层136包括具有相对高的热膨胀系数(例如，在约8.6×10E-6m/K)的钛(Ti)金属。

第二封装层138保护第一封装层136并且使其绝缘。第二封装层138包括覆盖第一封装层136的顶部部分。第二封装层138还包括其上形成有第一封装层136的底部部分。例如，第二封装层138的底部部分可为第二蚀刻终止层153。在另一个示例中，第二封装层138的底部部分可包括形成在第二蚀刻终止层153和第一封装层136的底部部分之间的绝缘层(未示出)。第二封装138包括适于使第一封装层136绝缘并保护第一封装层136免受一个或多个蚀刻工艺的材料。在一个示例中，第二封装层138包括氮化物材料(例如，氮化硅)，当与第一封装层136的热膨胀系数相比时，该氮化物材料具有相对低的热膨胀系数(例如，在1.47×10E-6m/K至3.7×10E-6m/K的范围内)。

由于第一封装层136和第二封装层138之间的热膨胀系数的差异，当在制造工艺期间发生显著的温度变化时，这两个层可经历明显的热机械应力。例如，这两个层中的一个可以比另一层更高的速率膨胀或收缩。作为此热机械应力的结果，集成磁通门电路100可沿围绕磁芯结构130的底角的裂纹线137经历开裂。这些裂纹线137的严重程度取决于几个因素。一个因素包括磁芯结构130的纵向尺寸(L)。通常，磁芯结构130的纵向尺寸(L)是磁芯结构130的纵向长度或纵向宽度中较大的一个。例如，磁芯结构130可具有100μm的纵向宽度、1450μm的纵向长度和1.73μm的厚度。然后，磁芯结构130的纵向尺寸(L)可为1450μm。

磁芯结构130的相对大的纵向尺寸(L)产生常规集成电路中未呈现的具体问题。此相对大的纵向尺寸(L)加剧第一封装层136和第二封装层138之间的热机械应力。例如，第二封装层138可在高温(例如，400℃)下形成，并且在集成磁通门电路100经受下一个工艺步骤之前，制造工艺可包含显著冷却。显著冷却可归因于工艺室的切换、晶片的运输和/或工艺工具准备时间。在任何情况下，显著冷却的范围可为150℃下降至超过200℃下降。

工艺温度的此显著下降导致第一封装层136以与第二封装层138明显不同的速度收缩。在第一封装层136包括钛材料并且第二封装层138包括氮化物材料的情况下，当发生显著冷却时，第一封装层136将以比第二封装层138快得多的速度收缩。结果，第一封装层136和第二封装层138将经历在它们之间施加的热机械应力。特别是当磁芯结构130包括热膨胀系数甚至高于第一封装层136的热膨胀系数的材料(例如，NiFe)时，此热机械应力增加。当热机械应力足够高时，第一封装层136和第二封装层138可沿裂纹线137开裂。这些裂纹线137可向下延伸到电路110，这可影响互连布线层108的结构完整性。

示例实施例提供成本有效的解决方案，以减轻第一封装层136和第二封装层138以及用于保护磁芯结构130和/或使其绝缘的任何其它结构之间的热机械应力。所描述的解决方案包括形成在第二封装层138上方的应力消除结构。根据该解决方案的一个方面，所描述的应力消除结构具有比第二封装层138的热膨胀系数低的热膨胀系数。根据该解决方案的另一个方面，所描述的应力消除结构覆盖第二封装层138，并且具有与第二封装层138的厚度在相同量级内的厚度。根据该解决方案的又一个方面，在形成第二封装层138之后不久并且在与形成第二封装层138类似的温度范围内形成所描述的应力消除结构。为此，在形成第二封装层138之后，在未显著冷却第二封装层138的情况下形成所描述的应力消除结构。

在一个示例中，所描述的应力消除结构包括形成在第二封装层138上方的氧化物层140。通常，氧化物层140可具有约5.6×10E-7m/V的热膨胀系数，该热膨胀系数低于第二封装层138的热膨胀系数。氧化物层140包括足以减轻第一封装层136和第二封装层138之间的热机械应力(下文中称为“热应力”)的氧化物厚度(例如，143或143与145的组合)。整个氧化物层140可在形成第二封装层138之后，在无显著冷却的情况下形成。另选地，氧化物层140的下部部分(例如，第一氧化物层142)可在无显著冷却的情况下形成，而氧化物层140的上部部分(例如，第二氧化物层144)可在显著冷却的情况下形成。

为了避免显著冷却第二封装层138，可使用形成第二封装层138的相同工具来形成氧化物层140。例如，等离子体增强化学气相沉积(PECVD)工具可在沉积第二封装层138之后不久用于沉积氧化物层140。为了有效地保护封装层(例如，136和/或38)免受围绕磁芯结构130开裂，氧化物层130可具有足以减轻封装层之间的热应力的最小厚度143。在一个实施方式中，氧化物层140的最小厚度143可基于与磁芯结构130的纵向尺寸(L)相关联的热应力的应力比。因此，根据此方面，最小氧化物厚度143与应力比相关。更具体地，最小氧化物厚度143可与应力比成正比例。因此，应力比越高，最小氧化物厚度143越大。应力比可由封装厚度(例如，第一封装厚度134和第二封装厚度)、纵向尺寸(L)和相应的封装层相对于磁芯结构130的热膨胀系数限定。

例如，在第二封装层138包括具有封装厚度135的氮化物材料情况下，氧化物层140的最小氧化物厚度143可为封装厚度135的至少85％。更具体地，在第二封装层138包括厚度为

的氮化硅的情况下，氧化物层140的最小氧化物厚度143可为

或更大，以保持无裂纹封装层(例如，136或138)。

为了简化制造工艺，用于形成第二封装层138和氧化物层140的工艺时间可大致相同，以便避免显著冷却第二封装层138，同时允许产生最小氧化物厚度143。此工艺时间分配可导致第二封装层138和第一氧化物层142(例如，氧化物层140的下部部分)之间的厚度分布相对相等。根据本发明的一个实施例，上述第一氧化硅层具有在上述第二封装层138的15％变化范围内的厚度。为了进一步增强第一氧化物层142，可在第一氧化物层142的顶部上形成第二氧化物层144(例如，氧化物层140的上部部分)。因为第一氧化物层142可能向封装层(例如，第一封装层136和第二封装层138)提供足够量的热应力消除，所以第二氧化物层144可在封装层经受显著冷却之后形成。因此，第二氧化物层144可用与形成第二封装层138的工艺工具不同的工艺工具来形成。此外，除了第一氧化物厚度(即，最小氧化物厚度)143之外，第二氧化物层144可包括第二氧化物厚度145。

在一个实施方式中，第一氧化物层142可包括由硅烷(SiH4)前体形成的第一氧化硅材料。因为硅烷基氧化硅常常具有良好的均匀性，所以第一氧化物层142通常与由磁芯结构130限定的平台轮廓共形。第二氧化物层144可包括由正硅酸四乙酯(TEOS)前体形成的第二氧化硅材料，并且第二氧化物层144位于第一氧化物层142上方。在平坦化工艺之后，第二氧化物层144通常与衬底101的表面共形。然后，在氧化物层140上方形成钝化层154以用于保护下面的电路。钝化层154限定用于沉积一个或多个结合垫155的一个或多个开口。

图2A示出根据示例实施例的方面的用于制造集成磁通门电路的工艺200的流程图。工艺230可开始于步骤210，该步骤210包括形成具有在衬底(例如，衬底101)上产生的有源区(例如，有源区105和106)的电路(例如，电路110)。步骤210还包括形成位于有源区上方以用于互连形成在其下的晶体管(例如，PMOS 103和NMOS 104)的金属层(例如，互连布线层108和顶部互连层109)。

步骤212包括在金属层上方形成底部线圈构件(例如，底部线圈构件125)。步骤214包括在金属层上方形成边缘终止层(例如，第二边缘终止层153)。步骤216包括在边缘终止层上形成晶种层。图3A示出当执行步骤216时集成磁通门装置(例如，120)的横截面图。使用靶材料执行晶种层沉积310以形成晶种层312。在一个实施方式中，晶种层沉积310包括物理气相沉积，该物理气相沉积可使用钛作为靶材料进行等离子体增强(即，PEPVD)。因此，钛晶种层312形成在第二蚀刻终止层153上，并且晶种层312可产生

的厚度。

接下来，工艺200进行到步骤218，该步骤218包括在晶种层312上和金属层(例如，互连布线层108和顶部互连层109)上方形成芯结构(例如，磁芯结构130)。图3B至图3C示出当执行步骤218时集成磁通门装置(例如120)的横截面图。参照图3B，执行磁芯沉积工艺320以沉积交错的磁性层和绝缘层。磁芯沉积工艺320包括与绝缘层(例如，133)的化学气相沉积交替的磁性层(例如，132)的物理气相沉积。每个磁性层可包含重量比为约82％镍与18％铁并且平均厚度为

的镍铁合金。尽管可使用其它重量比，但此特定重量比提供高磁导率和高灵敏度，并且其还降低磁通门装置(例如，120)的饱和磁化强度和操作电流。此外，此特定重量比可降低矫顽性和磁致伸缩，这导致较低的噪声系数。每个绝缘层可包括平均厚度为

的氮化铝化合物。绝缘层向磁性层提供层压。此层压特征结构防止磁性能随着芯结构厚度的增加而退化。此外，此层压特征结构减少操作期间的涡电流损耗。在一个实施方式中，物理气相沉积和化学气相沉积可进行等离子体增强。作为磁芯沉积工艺320的结果，形成磁芯层322。

参照图3C，执行磁芯图案化工艺330以细化磁芯结构(例如，130)的水平(或平面)尺寸。作为光刻工艺的结果，在磁芯层322上形成光致抗蚀剂掩模332。磁芯图案化工艺330包括蚀刻掉未在光致抗蚀剂掩模332保护下的磁芯层322的一部分。作为蚀刻的结果，形成磁芯结构130。在一个示例中，蚀刻工艺可为使用稀酸(诸如磷酸、柠檬酸和/或硝酸)的湿法蚀刻。湿法蚀刻是各向同性和选择性的。因此，可在钛晶种层312处终止湿法蚀刻。

接下来，工艺200进行到步骤220，该步骤220包括形成覆盖芯结构(例如，130)的第一封装层(例如，136)。图3D至图3E示出当执行步骤222时集成磁通门装置(例如，120)的横截面图。参照图3D，执行第一封装层沉积340以沉积第一封装层(例如，136)的顶部部分342。在一个实施方式中，第一封装层沉积340包括物理气相沉积，该物理气相沉积可使用钛作为靶材料进行等离子体增强(即，PEPVD)。第一封装层342的顶部部分342可产生

的厚度。在其间形成有氧化钛层(未示出)的情况下，顶部部分342与钛晶种层312结合以形成第一封装层(例如，136)。

参照图3E，执行第一封装层图案化工艺350以细化第一封装层(例如，136)的水平(或平面)尺寸。作为光刻工艺的结果，在顶部部分342上形成光致抗蚀剂掩模352。第一封装层图案化工艺350包括蚀刻掉未在光致抗蚀剂掩模352保护下的顶部部分342和晶种层312的一部分。作为蚀刻的结果，形成第一封装层136。在一个实施方式中，蚀刻工艺可为使用含氟(florin)和/或氯气的等离子体的干法蚀刻。蚀刻工艺是各向同性的且是终点驱动的。因此，通过检测工艺室的氮化物浓度，可在第二蚀刻终止层153处终止干法蚀刻。

接下来，工艺200进行到步骤221，该步骤221包括执行磁芯结构130的场致退火。在场致退火工艺期间，在约370℃下将磁芯结构130放置在永磁体下达约60分钟。永磁体具有相当大的重量(例如，4吨)，因此场致退火工艺可有助于改进磁对准工艺，以在其上形成有集成磁通门电路100的晶片上实现更好的均匀性。

接下来，工艺200进行到步骤222，该步骤222包括形成覆盖第一封装层(例如，136)并且在芯结构(例如，130)上面的第二封装层(例如，138)。图3F示出当执行步骤222时集成磁通门装置(例如，120)的横截面图。执行第二封装层沉积360以沉积第二封装层138。在一个实施方式中，第二封装层沉积360包括使用化学气相沉积(CVD)工具，该化学气相沉积(CVD)工具可进行等离子体增强(即，PECVD)。在约为400℃的第一CVD温度下并且使用硅烷(SiH4)和氮(N)作为前体在室中执行沉积360。在第一沉积持续时间之后，第二封装层138包括厚度可为

的氮化硅(SiN)材料。尽管第二封装层138可进一步发展成具有更大的厚度，但在某些情况下避免这样做是有利的。这是因为沉积氮化硅层通常成本高且难以控制。并且延长的氮化硅沉积可产生更多的可影响磁通门装置120的功能的聚合物副产物。在沉积360期间，第二封装层138可与第二蚀刻终止层153结合以形成单个封装结构，以用于绝缘并保护第一封装层136内的磁芯结构130。

在执行第二封装层沉积360之后，将包含集成磁通门电路100的晶片转移到另一个室，同时准备用于氧化物沉积的CVD工具。为了使在第一封装层136和第二封装层138之间施加的或者由磁芯结构130施加的热应力最小化，可在沉积氧化物层(例如，140)之前将晶片保持在第一CVD温度附近。因此，晶片可保持在基本上不低于第一CVD温度的预CVD温度。例如，预CVD温度可维持在不低于250℃，其中第一CVD温度在约400℃。

在步骤224中，在第二封装层138上方形成氧化物层(例如，142和/或144)，以便减轻第一封装层136和第二封装层138之间的热应力。根据示例实施例的方面，氧化物层的氧化物厚度(例如，143或143与145的组合)足以减轻第一封装层136和第二封装层138之间的热应力。可使用与第二封装层138相同的CVD工具并且用硅烷(SiH4)前体沉积氧化物层。可在第一CVD温度或接近第一CVD温度的第二CVD温度下执行氧化物层沉积。例如，在第一CVD温度为大约400℃(即，加或减10℃)的情况下，第二CVD温度可为大约350℃(即，加或减10℃)。

尽管氧化物层140的厚度可比第二封装层138大，但是在使用与第二封装层沉积360中相同的CVD工具的第一氧化物层沉积工艺期间，仅追求最小氧化物厚度(例如，143)可为有益的。因为第二氧化物厚度145可在随后的沉积工艺期间产生。延迟第二氧化物沉积(即，随后的CVD工艺)允许整个制造工艺简化。

为此，用于形成第二封装层138和第一氧化物层142的工艺持续时间可基本上彼此相等。另选地，用于形成第二封装层138的工艺持续时间可大于用于形成第一氧化物层142的工艺持续时间。在任一情况下，此背靠背沉积工艺防止显著冷却第二封装层138，同时允许产生最小氧化物厚度143。此工艺布置可导致第二封装层138和第一氧化物层142之间的厚度分布相对类似。

因此，可执行步骤224以在一个沉积工艺期间沉积单层氧化物或在多个沉积工艺期间沉积多层氧化物。对于第二种情况，可根据如图2B所示的工艺230来实施步骤224。工艺230开始于步骤232，该步骤232包括在形成第二封装层138之后用硅烷前体形成第一氧化硅层142。图3G示出当执行步骤232时集成磁通门装置(例如，120)的横截面图。执行第一氧化物层沉积370以沉积第一氧化物层142。在一个实施方式中，第一氧化物层沉积370包括使用与第二封装层沉积360相同的化学气相沉积(CVD)工具，该化学气相沉积(CVD)工具可进行等离子体增强(即，PECVD)。在可与第一CVD温度相同或接近的第二CVD温度下在室中执行沉积370。例如，在第一CVD温度为约400℃(即，加或减10℃)的情况下，第二CVD温度可为约350℃(即，加或减10℃)或更高。

沉积370采用硅烷(SiH4)和氧(O)作为前体。因此，第一氧化物层142包括具有最小氧化物厚度143的氧化硅材料。第一氧化物层142的第二沉积持续时间可与第二封装层沉积360的第一沉积持续时间基本上相同或更小。因为由硅烷前体形成的氧化硅通常具有良好的均匀性，所以第一氧化硅层142与磁芯结构130的轮廓共形。根据示例实施例的方面，最小氧化物厚度143可为

其中第二封装层138的厚度为约

尽管沉积370可进一步使氧化硅层发展为更大的厚度，但是在某些情况下避免这样做是有利的。这是因为如图3F所示的第二封装层沉积360使用与第一氧化物层沉积370相同的沉积工具。因为沉积360和370可轮流共享相同的沉积工具以防止显著冷却沉积层(即，130、136和138)，所以通过将氧化硅生长延迟到稍后的时间，整个制造工艺可简化。有利地，沉积360和370的布置允许集成磁通门电路100在磁芯结构130的拐角周围基本上无裂纹。

在另选的实施方式中，正硅酸四乙酯(TEOS)前体可用于沉积370以用于形成第一氧化物层142。然而，由TEOS前体形成的氧化硅层通常具有比由硅烷前体形成的氧化硅层更低的均匀性。因此，TEOS基氧化硅层可以与磁芯结构130的轮廓共形或不与其共形。在TEOS基氧化硅层未很好地与磁芯结构130的轮廓共形的情况下，TEOS基氧化硅层在执行其应力消除功能方面效果较差。因此，更优选使用TEOS基氧化硅以在硅烷基氧化硅的顶部上生长。

在执行步骤232之后，工艺230进行到步骤234，该步骤234包括在形成第一氧化硅层142之后用正硅酸四乙酯(TEOS)前体形成第二氧化硅层144。因为第一氧化硅层142已就位以用作应力消除结构，所以集成磁通门电路100可经受显著冷却而在磁芯结构130的拐角处未承受任何裂纹。图3H示出当执行步骤234时集成磁通门装置(例如，120)的横截面图。执行第二氧化物层沉积380以沉积第二氧化物层144。在一个实施方式中，第二氧化物层沉积380包括使用与第二封装层沉积360相同的化学气相沉积(CVD)工具，该化学气相沉积(CVD)工具可进行等离子体增强(即，PECVD)。在另一个实施方式中，第二氧化物层沉积380包括使用也可进行等离子体增强的不同的CVD工具。沉积380采用TEOS前体，使得第二氧化物层144可以与磁芯结构130的轮廓共形或不与其共形。为了准备进一步的制造工艺，将第二氧化物层144平坦化以具有与衬底107的表面共形的顶表面。

在可获得多个沉积工具的另选工艺流程中，一个晶片的氧化物沉积可与不同晶片的第二封装层沉积360同时执行。氧化物沉积可比第二封装层沉积360花费更长的持续时间。这允许在第二封装层138上方形成单个氧化物层140。参照图3I，示出根据其中执行步骤224以形成单个氧化物层140的工艺的集成磁通门装置(例如，120)的横截面图。执行单个氧化物层沉积390以沉积单个氧化物层140。在一个实施方式中，氧化物层沉积390包括使用可进行等离子体增强(即，PECVD)的化学气相沉积(CVD)工具。在可与第一CVD温度相同或接近的第二CVD温度下在室中执行沉积390。例如，在第一CVD温度为约400℃(即，加或减10℃)的情况下，第二CVD温度可为约350℃(即，加或减10℃)或更高。

沉积390采用硅烷(SiH4)和氧(O)作为前体。因此，氧化物层140包括单个氧化物厚度大于最小氧化物厚度143的氧化硅材料。在一个实施方式中，如图1所示，单个氧化物厚度可为第一氧化物厚度143和第二氧化物厚度145的总和。例如，单个氧化物厚度可大于

其中第二封装层138的厚度为约

因为由硅烷前体形成的氧化硅通常具有良好的均匀性，所以单个氧化硅层140在其形成后与磁芯结构130的轮廓共形。然而，如同图3H所示的第二氧化物层144，可执行平坦化工艺以平坦化单个氧化物层140的顶表面。因此，平坦化的单个氧化物层140的顶表面与衬底107的表面共形。

在执行步骤224之后，工艺200进行到步骤226，该步骤226包括在第二封装层138上方并且在氧化物层140中形成顶部线圈构件(例如，顶部线圈构件126)。

在本说明书中，术语“被配置成”描述一个或多个有形非暂时性部件的结构和功能特征。因此，术语“被配置成”可包括具有被设计用于或专用于执行某些功能的特定配置。例如，如果此类装置包括可被启用、激活或供电以执行某些功能的有形非暂时性部件，则装置被“被配置成”执行某些功能。术语“被配置成”可包括可配置的，但不要求是可配置的。例如，当用于描述装置时，术语“被配置成”不要求所描述的装置在任何给定的时间点可配置。

附图以特定次序示出操作，但是不要求以所示的特定次序或顺序执行这些操作。除非特别叙述此类要求，否则不要求执行所有示出的操作以实现期望的结果。在一些情况下，多任务处理和并行处理可为有利的。此外，示例实施例中的各种系统部件的分离并非在所有实施例中都要求此类分离。

在权利要求的范围内，所描述的实施例中的修改是可能的，并且其它实施例也是可能的。

Claims

1.一种集成电路，其包括：

衬底(101)；

电路，所述电路具有晶体管并且具有金属层(108)，所述晶体管具有在所述衬底上产生的有源区，所述金属层在所述有源区上方形成以提供所述晶体管的互连；

芯结构，所述芯结构形成在所述金属层上方；

第一封装层(136)，所述第一封装层封装所述芯结构并且具有第一热膨胀系数；

第二封装层(138)，所述第二封装层封装所述芯结构之上的所述第一封装层并且具有封装厚度和与所述第一热膨胀系数不同的第二热膨胀系数；以及

氧化物层(142)，所述氧化物层形成在所述第二封装层上方，所述氧化物层的所述氧化物厚度大于所述封装厚度的85％。

2.根据权利要求1所述的集成电路，其中：

所述第一封装层包括钛层；以及

所述第二封装层包括氮化物层。

3.根据权利要求1所述的集成电路，其中：所述氧化物层具有的热膨胀系数低于所述第二封装层的热膨胀系数。

4.根据权利要求1所述的集成电路，进一步包括：

绝缘层，所述绝缘层形成在所述第一封装层和所述金属层之间以使所述电路与所述芯结构绝缘。

5.根据权利要求1所述的集成电路，其中：

所述芯结构具有与所述衬底的表面平行延伸的纵向长度；

所述第二封装层具有封装厚度，所述封装厚度与所述芯结构的所述纵向长度限定所述热应力的应力比；以及

所述氧化物层的所述氧化物厚度与所述应力比相关。

6.根据权利要求5所述的集成电路，其中所述氧化物层的所述氧化物厚度与所述应力比成比例。

7.根据权利要求1所述的集成电路，其中：

所述芯结构具有与所述衬底的表面平行延伸的纵向长度；

所述第二封装层具有封装厚度；

所述热应力具有由所述封装厚度、所述纵向长度、所述第一热膨胀系数和所述第二热膨胀系数限定的应力比；并且

所述氧化物层的所述氧化物厚度与所述应力比相关。

8.根据权利要求1所述的集成电路，其中：

所述芯结构限定在所述金属层上方突出的平台；

所述氧化物层包括：

第一氧化硅层，所述第一氧化硅层由硅烷前体形成，所述第一氧化硅层与所述平台的轮廓共形，所述第一氧化硅层具有第一厚度；以及

第二氧化硅层，所述第二氧化硅层由正硅酸四乙酯前体即TEOS前体形成，所述第二氧化硅层位于所述第一氧化硅层上方并且与所述衬底的表面共形。

9.根据权利要求8所述的集成电路，其中：所述第一厚度在所述封装厚度的15％变化范围内。

10.根据权利要求1所述的集成电路，其中所述芯结构包括磁芯，所述磁芯具有：

镍铁层即NiFe层；以及

绝缘层，所述绝缘层与所述NiFe层交错。

11.一种集成磁通门装置，所述集成磁通门装置包括：

衬底；

电路，所述电路具有晶体管并且具有金属层，所述晶体管具有在所述衬底上产生的有源区，并且所述金属层在所述有源区上方形成以提供所述晶体管的互连；

磁通门，所述磁通门包括：

磁芯，所述磁芯形成在所述金属层上方；

钛层，所述钛层覆盖所述磁芯；以及

氮化物层，所述氮化物层接触并覆盖所述磁芯之上的所述钛层，所述氮化物层具有第三厚度；以及

氧化物层，所述氧化物层包括：

第一氧化硅层，所述第一氧化硅层由硅烷前体形成，所述第一氧化硅层位于所述氮化物层上方并且具有第一厚度；以及

第二氧化硅层，所述第二氧化硅层由正硅酸四乙酯前体即TEOS前体形成，所述第二氧化硅层位于所述第一氧化硅层上方并且具有第二厚度，其中，所述第一厚度，或所述第一厚度与所述第二厚度的组合，大于所述第三厚度的85％。

12.根据权利要求11所述的集成磁通门装置，其中：

所述磁芯具有与所述衬底的表面平行延伸的纵向长度；

所述氮化物层具有第三厚度，所述第三厚度与所述磁芯的所述纵向长度限定应力比；以及

所述第一厚度与所述应力比相关。

13.根据权利要求12所述的集成磁通门装置，其中所述第一厚度与所述应力比成比例。

14.根据权利要求11所述的集成磁通门装置，其中

所述磁芯具有与所述衬底的表面平行延伸的纵向长度；

所述钛层和所述氮化物层之间的所述热应力具有由所述第三厚度、所述纵向长度、所述钛层的第一热膨胀系数和所述氮化物层的第二膨胀系数限定的应力比。

15.根据权利要求11所述的集成磁通门装置，其中：

所述第一厚度在所述第三厚度的15％变化范围内。

16.根据权利要求11所述的集成磁通门装置，其中：

所述磁芯限定在所述金属层上方突出的平台；

所述第一氧化硅层与所述平台的轮廓共形；以及

所述第二氧化硅层与所述衬底的表面共形。

17.一种制造集成电路的方法，所述方法包括：

形成具有晶体管和金属层的电路，所述晶体管具有在衬底上产生的有源区，并且所述金属层位于所述有源区上方以用于互连所述晶体管；

在所述金属层上方形成芯结构；

形成第一封装层，所述第一封装层封装所述芯结构并且具有第一热膨胀系数；

形成第二封装层，所述第二封装层封装所述芯结构之上的所述第一封装层并且具有封装厚度和与所述第一热膨胀系数不同的第二热膨胀系数；以及

在所述第二封装层上方形成氧化物层，并且所述氧化物层的氧化物厚度大于所述封装厚度的85％。

18.根据权利要求17所述的方法，其中：

所述形成所述第二封装层包括在第一化学气相沉积温度即第一CVD温度下使用CVD工具沉积氮化物材料以形成所述第二封装层；以及

所述形成所述氧化物层包括在接近所述第一CVD温度的第二CVD温度下使用所述CVD工具沉积硅烷前体以形成所述氧化物层。

19.根据权利要求18所述的方法，其中所述第一CVD温度为400℃，并且所述第二CVD温度为350℃。

20.根据权利要求17所述的方法，其中：

所述形成所述第二封装层包括针对第一持续时间使用化学气相沉积工具即CVD工具沉积氮化物材料以形成所述第二封装层；以及

所述形成所述氧化物层包括针对在所述第一持续时间之后并且基本上等于所述第一持续时间的第二持续时间使用所述CVD工具沉积硅烷前体以形成所述氧化物层。

21.根据权利要求17所述的方法，其中所述形成所述氧化物层包括：

在所述形成所述第二封装层之后，在无显著冷却的情况下，用硅烷前体形成第一氧化硅层，所述第一氧化硅层与所述芯结构的轮廓共形，所述第一氧化硅层具有第一厚度；以及

在所述形成所述第一氧化硅层之后，并且在显著冷却的情况下，用正硅酸四乙酯前体即TEOS前体形成第二氧化硅层，所述第二氧化硅层位于所述第一氧化硅层上方并且与所述衬底的表面共形。

22.根据权利要求21所述的方法，其中：所述第一厚度在所述封装厚度的15％变化范围内。