CN104576497B

CN104576497B - 一种集成无源器件的制备方法

Info

Publication number: CN104576497B
Application number: CN201310493375.1A
Authority: CN
Inventors: 戚德奎; 张海芳
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-10-18
Filing date: 2013-10-18
Publication date: 2017-09-01
Anticipated expiration: 2033-10-18
Also published as: CN104576497A

Abstract

本发明涉及一种集成无源器件的制备方法，包括：提供衬底，在所述衬底上形成有相互隔离的第一底部金属层和第二底部金属层，所述底部金属层之间形成有间隙；在所述衬底上和底部金属层上沉积PETEOS层，以填充所述间隙；在所述正硅酸乙酯层上沉积高密度等离子体氧化物层；执行平坦化步骤至所述正硅酸乙酯层。在本发明中选用PETEOS20K+10KHDP工艺，虽然在HDP氧化物沉积后由于HDP也会带来较大的应力，但是由于在后续的CMP过程中，绝大多数的HDP氧化物层都会被研磨掉，最终只保留下TEOS层和极少的HDP氧化物，所以相比其它条件，在通孔蚀刻后，不会造成介电层的碎裂，很好的解决了现有技术中存在的问题。

Description

一种集成无源器件的制备方法

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种集成无源器件的制备方法。

背景技术

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经进行尝试沟通过改变有源区的平面布置或改变单元布局来减小单元面积。

随着半导体技术的不断发展集成电路以及大型的集成电路得到广泛的应用，组成集成电路的元器件中可以是无源的或者是有源的，当所述元器件为无源器件时成为集成无源器件（integrated passive device，IPD），IPD提供高精度电容及高性能电感等无源器件的集成，目前在射频上的应用成为新热点。

现有技术中所述IPD中无源器件包括无源电阻器、无源电容器以及无源电感器中的多种集成，IPD工艺中高性能电感器件主要是由于在IPD工艺金属层（metal）均采用厚铝/厚铜（3um）工艺，金属层的叠加厚度可大于10um，远远高于传统逻辑工艺中电感的线圈厚度。工艺主要是由2层厚铝和2层厚铜叠加，其结构示意图如图1：

所述IPD结构中包括衬底101，所述衬底101可以选用标准的氧化物隔离硅圆片、高电阻率硅圆片、玻璃圆片和原来为薄膜显示器行业研制的玻璃材料。在所述衬底101上形成底部金属层102，所述底部金属层102通常接地或者作为金属-绝缘层-金属电容（MIM）的底部电极，在该结构中所述MIM包括绝缘层108，以及位于金属层上下的金属层107和底部金属层102，所述底部金属层102为金属铝，所述IPD中还包括第一金属层104以及顶部金属层105，其中所述第一金属层104和底部金属层102之间通过金属通孔103连接，所述第一金属层104为互连线，所述第一金属层104的上方为顶部金属层105，所述顶部金属层105结合所述底部金属层102形成无源电感元件，其中所述底部金属层102之间填充有介电层106。

由于金属及介质厚度的增加，在进行封装过程中在芯片中经常发现由于局部应力过大而导致介质层开裂的现象发生，从WAT及XSEM分析结果可知，所述开裂现象一般发生在底部金属层102或MIM上方，导致金属通孔103打开，从而导致芯片失效。

封装过程中断裂发生在所述底部金属层102或MIM上方的原因是：由于目前底部金属层102之间最小间距为4um，所以目前IPD工艺中底部金属层102的介质层106主要是采用HDP方式填充，才能得到台阶覆盖良好的无孔致密氧化层，直接采用其它CVD方式无法得到良好的填充效果。但是HDP相比其它方法的缺点是HDP氧化层具有较高的应力。

因此需要对目前IPD中多层金属化结构工艺进行改进，以便消除上述问题，提高器件的良率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种集成无源器件的制备方法，包括：

提供衬底，在所述衬底上形成有相互隔离的第一底部金属层和第二底部金属层，所述底部金属层之间形成有间隙；

在所述衬底上和底部金属层上沉积PETEOS层，以填充所述间隙；

在所述正硅酸乙酯层上沉积高密度等离子体氧化物层；

执行平坦化步骤至所述PETEOS层。

作为优选，在执行平坦化步骤之前，所述方法还包括在所述高密度等离子体氧化物层上形成覆盖层的步骤。

作为优选，所述PETEOS层的厚度为10-30千埃。

作为优选，所述高密度等离子体氧化物层的厚度为5-20千埃。

作为优选，所述底部金属层选用金属铝，其厚度为3um。

作为优选，所述PETEOS与所述高密度等离子体氧化物层的厚度比例为2:1。

作为优选，所述方法还包括以下步骤：

在所述PETEOS层中形成露出所述底部金属层的金属通孔的步骤。

作为优选，所述金属通孔中包含金属铜，其厚度为3um。

作为优选，执行平坦化步骤至所述PETEOS层的顶部。

在本发明中选用PETEOS20K+10K HDP工艺，虽然在HDP氧化物沉积后由于HDP也会带来较大的应力，但是由于在后续的CMP过程中，绝大多数的HDP氧化物层都会被研磨掉，最终只保留下TEOS层和极少的HDP氧化物，所以相比其它条件，在通孔蚀刻后，不会造成介电层的碎裂，很好的解决了现有技术中存在的问题。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为现有技术中一种集成无源器件的结构示意图；

图2中左侧为现有技术中集成无源器件的应力示意图，右侧现有技术中得到的HDPoxide的表面形状示意图；

图3a-c为本发明一具体地实施方式中集成无源器件的制备过程示意图；

图4为本发明一具体地实施方式中集成无源器件的制备流程示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的一种集成无源器件的制备方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。

本发明为了解决现有技术中底部金属层处或者底部金属层上的MIM周围的介电层容易发生碎裂的问题，提供了一种新的制备方法，所述方法至少包括：

提供衬底；

在所述衬底上形成多个相互隔离的底部金属层，所述底部金属层之间形成有间隙；

在所述衬底上沉积正硅酸乙酯层，以填充所述底部金属层之间的间隙；

在所述正硅酸乙酯层上形成氧化物层以及覆盖层；

执行平坦化步骤至所述正硅酸乙酯层。

本发明中通过优化M1介质填充的工艺，采用高密度等离子（HDP）和等离子增强正硅酸乙酯（PETEOS）工艺相结合，通过调整两层介电层不同沉积顺序及厚度比例，得到最佳组合，不仅有效改善了应力问题，而其消除了碎裂问题。

具体地，本发明采用HDP和PETEOS工艺相结合，通过调整两层介电层不同沉积顺序及厚度比例，得到最优选的实施方式20K TEOS层以及10K HDP氧化物层+10K覆盖层的工艺条件，不仅有效改善了应力问题，而其消除了碎裂问题。

下面结合附图3a-3c对本发明所述集成无源器件的制备方法做进一步的说明。

首先参照图3a，提供衬底201，所述集成无源器件的衬底201和集成有源器件的半导体衬底是不同的，所述衬底201是制作集成薄膜无源元件的基础，通常采用标准的氧化物隔离硅圆片、高电阻率硅圆片、玻璃圆片和原来为薄膜显示器行业研制的LAP玻璃材料。在本发明的一具体地实施方式中所述衬底201优选为氧化物隔离硅圆片。

然后在所述衬底201上形成多个底部金属层，所述多个底部金属层相互隔离，之间形成有间隙，所述间隙的最小关键尺寸为4um，但是并不局限于该数值范围，所述底部金属层位于所述衬底201之上，可以充当接地层，还可以在所述底部金属层上形成MIM电容器元件，所述底部金属层则作为所述MIM电容器元件的下极板。

此外，还可以在所述底部金属层上形成电阻层，以形成无源电阻器件，或者在所述底部金属层上形成通孔，然后在所述通孔上形成另外金属层，结合底部金属层形成螺旋电感器，所述底部金属层作为螺旋电感器的底层等。

其中，所述底部金属层选用金属材料Al，其厚度为3um，所述金属材料Al的沉积方法可以为化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种，在本发明中优选为物理气相沉积（PVD）法。

为了克服所述底部金属层周围以及上方的介电层在形成通孔时容易碎裂的问题，改进现有技术中单一的氧化物作为介电层的技术方案，选用正硅酸乙酯层（TEOS）+氧化物+覆盖层的技术方案，具体地，在所述衬底201和所述底部金属层上沉积增强正硅酸乙酯层（PETEOS）203，所述PETEOS也可以选用TEOS代替，所述的厚度为10K埃-30K埃，优选为20K埃，但并不局限于20K埃，在20K埃左右一定幅度内进行调整仍然可以获得良好的效果，例如18-22K埃都具有非常好的效果。

其中，所述等离子增强正硅酸乙酯层（PETEOS）203的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。

所述等离子增强正硅酸乙酯层（PETEOS）203在所述底部金属层上方形成台阶覆盖性良好的致密氧化物层，同时能够很好地填充所述底部金属层之间的间隙而且在填充过程中不会出现孔洞，可以取得其他材料无法取得的良好填充效果。

参照图3b，在所述等离子增强正硅酸乙酯层（PETEOS）203上形成高密度等离子体氧化物层（HDP oxide）204，进一步填充在所述等离子增强正硅酸乙酯层（PETEOS）203中的间隙（gap），其中，所述高密度等离子体氧化物层（HDP oxide）204的形成方法为高密度等离子体化学气相淀积(HDPCVD)。

在本发明的一具体地实施方式中，在所述HDP CVD过程中同时包含了沉积和蚀刻工艺，在沉积过程中通常选用SiH₄和O₂来实现反应，在蚀刻工艺中个通常选用Ar和O₂的溅射来完成。在HDP CVD反应腔中控制等离子体的密度在10¹¹-10¹²/cm³（2-10mT），同时施加偏压来控制等离子的轰击能量，使所述HDP CVD能够填充深宽比为4:1甚至更高的间隙，而不会出现孔洞。

同时控制所述沉积温度低于400℃，以避免对所述底部金属层造成损伤，同时高的热负荷会引起衬底201的热应力，因此控制所述高密度等离子体氧化物层（HDP oxide）204的沉积温度在400℃以下。

作为优选，所述高密度等离子体氧化物层（HDP oxide）204的厚度为5-20K埃，优选为10K埃，在10K埃时能获得更好的效果，但是并不局限于10K埃这一数值，在10K埃左右一定幅度内进行调整仍然可以获得良好的效果，例如8-12K埃都具有非常好的效果。

然后在所述高密度等离子体氧化物层（HDP oxide）204上形成覆盖层205，所述覆盖层205的厚度优选为10K埃。

所述覆盖层205可以为氧化物层，例如二氧化硅等材料层，所述覆盖层205可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种，作为优选，在本发明中选用物理气相沉积（PVD）法。

参照图3c，执行平坦化步骤至所述等离子增强正硅酸乙酯层（PETEOS）203，同时保留部分所述高密度等离子体氧化物层（HDP oxide）204和覆盖层205，例如位于所述底部金属层之间用于填充间隙的高密度等离子体氧化物层（HDP oxide）204。

进一步，所述方法还包括图案化所述等离子增强正硅酸乙酯层（PETEOS）203，形成开口，然后在所述开口中填充金属层以形成金属通孔的步骤，或者在所述底部金属层上形成MIM的电容器。

在形成底部金属层以及位于底部金属层周围和上方的等离子增强正硅酸乙酯层（PETEOS）203后可以进一步在所述底部金属层上形成MIM以及无源电阻元件，以及螺旋电感等器件。

具体地，所述底部金属层包括第一底部金属层20和第二底部金属层21，所述第一底部金属层20通常接地或者作为金属-绝缘层-金属电容（MIM）的底部电极，在该结构中所述MIM包括绝缘层，以及位于绝缘层上下的金属层和第一底部金属层20，所述IPD中还可以形成第一金属层以及顶部金属层（图中未示出），其中所述第一金属层和底部金属层之间通过金属通孔连接，所述第一金属层为互连线，所述第一金属层的上方为顶部金属层，其中位于所述第二底部金属层21上方的为第二顶部金属层（图中未示出），所述第二顶部金属层结合所述第二底部金属层21形成无源电感元件，例如形成螺旋电感器等。

现有技术中如图1所示，在形成所述底部金属层102后，在所述衬底101以及底部金属层102上形成介电层高密度等离子体氧化物层（HDPoxide）106和覆盖层，具体地为HDP10Koxide+10K Cap oxide；根据机台能力HDP工艺分为3步沉积或者一步沉积，过长的沉积时间会造成腔室温度过高。通过该方法得到的HDP oxide的表面如图2右侧的图形所示，其表面呈凸起状，如图2右侧图形所示，由于所述HDP oxide中间凸起，在遭受较强的拉应力，在蚀刻后有可能造成氧化层与底部金属层102之间的开裂。特别是在底部金属层102尖角位置为应力最强，该处的介电层也更加容易断裂。

本发明为了解决该问题，将现有技术中位于底部金属层周围和上方的介电层的形成工艺顺序以及厚度进行了调整，以消除现有技术中容易碎裂的问题，其中所述多层介电层的形成顺序以及厚度并非任意的，是发明人通过大量实现以及总结得出的，发明人通过大量的实验以及总结，得到下述表格：

表1不同介电层的沉积顺序以及厚度对性能的影响

通过上述表格可以得出：

（1）在形成所述底部金属层之后，全部用HDP填充应力最大，如编号1、2和5所示，若接着填充HDP氧化物层，无论所述HDP氧化物层的厚度，以及上方是否形成TEOS层和覆盖层，在形成通孔的过程中均会造成所述介电层的碎裂，并不能解决现有技术中存在的问题。

（2）随着TEOS比例的上升，应力随之降低，沉积顺序对沉积后之后的应力影响不大，但是对蚀刻后应力有较大的影响，因此，在形成所述底部金属层之后首先形成TEOS层，在形成所述TEOS层之后需要进一步形成HDP氧化物层，因为HDP氧化物层具有良好的间隙填充能力，否则会引起间隙填充时产生孔洞的问题，如编号4所示。

（3）并非任意的厚度和比例均具有良好的效果，只有当所述TEOS层和HDP氧化物层的厚度在较为合理的范围之内，应力才会最小，其中当TEOS:HDP=10K-20K:10K时，相对于其他条件，不仅应力得到降低，而且填充也较为理想，没有孔洞产生；而且填充顺序对蚀刻后的应力有极大影响，HDP为最后填充时，应力小。

通过上述表格可以得出最佳工艺条件为：TEOS:HDP=20K:10K，在所述条件下不仅应力得到极大降低，而且填充也较为理想，没有孔洞产生；HDP为最后填充，应力最小。

图4为本发明一具体地实施方式中集成无源器件的制备流程图，包括：

步骤201提供衬底，在所述衬底上形成有相互隔离的第一底部金属层和第二底部金属层，所述底部金属层之间形成有间隙；

步骤202在所述衬底上和底部金属层上沉积PETEOS层，以填充所述间隙；

步骤203在所述正硅酸乙酯层上沉积高密度等离子体氧化物层；

步骤204执行平坦化步骤至所述PETEOS层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种集成无源器件的制备方法，包括：

提供衬底，在所述衬底上形成有相互隔离的第一底部金属层和第二底部金属层，所述第一底部金属层和第二底部金属层之间形成有间隙；

在所述PETEOS层上沉积高密度等离子体氧化物层；

执行平坦化步骤至所述PETEOS层，其中所述PETEOS层的厚度为18-22千埃，所述高密度等离子体氧化物层的厚度为8-12千埃。

2.根据权利要求1所述的方法，其特征在于，在执行平坦化步骤之前，所述方法还包括在所述高密度等离子体氧化物层上形成覆盖层的步骤。

3.根据权利要求1所述的方法，其特征在于，所述底部金属层选用金属铝。

4.根据权利要求1所述的方法，其特征在于，所述PETEOS层与所述高密度等离子体氧化物层的厚度比例为2:1。

5.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：

6.根据权利要求5所述的方法，其特征在于，所述金属通孔中包含金属铜。

7.根据权利要求1所述的方法，其特征在于，执行平坦化步骤至所述PETEOS层的顶部。