CN115769349A - 用于soi结构的载体衬底和相关联的生产方法 - Google Patents

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Abstract

本发明涉及一种由单晶硅制成的载体衬底(10)，载体衬底(10)具有正面(10a)和背面(10b)，并且包括：‑从正面(10a)延伸到800nm至2微米之间的深度并具有通过基于暗场反射显微镜的表面检查而检测到的少于10个晶体原生颗粒(COP)的表面区域(1)，‑从正面(10a)延伸到几微米至40微米之间的深度并具有低于或等于7.5E17Oi/cm3的间隙氧(Oi)含量和高于500ohm.cm的电阻率的上部区域(2)，以及‑在上部区域(2)与背面(10b)之间延伸并具有高于或等于1E8/cm3的微缺陷(BMD)密度的下部区域(3)。本发明还涉及一种用于制造这种载体衬底(10)的方法。

Description

用于SOI结构的载体衬底和相关联的生产方法
技术领域
本发明的领域是半导体和微电子的领域。本发明涉及一种用于绝缘体上硅(SOI)结构(特别是全耗尽SOI(用于全耗尽绝缘体上硅的FD-SOI)结构))的、适用于逻辑和射频应用的由硅制成的载体衬底。本发明还涉及一种用于制造这种载体衬底的方法。
背景技术
FD-SOI技术的优点已经被广泛记载用于射频和低功率逻辑应用。
为了满足这些应用的严格规范，FD-SOI结构必须满足许多标准。
首先，由硅制成的非常薄的工作层(通常为20nm量级)必须表现出优异的厚度均匀性和高晶体质量。为了实现这一点，它必须能够在高温下经历长持续时间的处理，特别是在其生产期间；需要所述处理来使工作层的自由表面平滑并修复该层中存在的晶体缺陷。这涉及SOI结构的载体衬底抵抗滑移线故障模式，并且特别地，表现出在整个过程中足够且均匀的微缺陷的密度(用于体微缺陷的BMD)。这些微缺陷通常以足够的量存在于具有高间隙氧含量的衬底(“高Oi”衬底)中，通常对应于高于1E18/cm3(ASTM'79标准)的Oi浓度：这些高Oi载体衬底相对于滑移线缺陷特别稳健。
其次，SOI结构必须与非常低的检查阈值兼容，以便允许在工作层上和/或工作层中检测尺寸小于50nm的缺陷。已知高Oi载体衬底包括被称为“晶体原生颗粒(crystal-originated particle)”(COP)的缺陷，该缺陷限制SOI结构的工作层的可检查性；具体地，在以非常彻底的检测阈值检查工作层期间，位于载体衬底的表面区域中的COP缺陷(即使COP缺陷保持在SOI结构的掩埋氧化物层下方也)可以被检测到，这是由于检查信号的穿透，检查信号将探测到掩埋氧化物的略下方。因此，高Oi载体衬底与此类应用不兼容。
最后，为了满足射频要求，SOI结构的载体衬底必须表现出稳定且高的电阻率(高于500ohm.cm，高于1000ohm.cm，或者甚至高于5000ohm.cm)。为了获得这些特性，通常的做法是使用具有低Oi含量的高电阻载体衬底(“低Oi”衬底，通常对应于低于8E17 Oi/cm3的Oi浓度)，因为具有高Oi含量的那些衬底在深度处表现出电阻率的不稳定性，特别是由于工作层所需的平滑热处理。不幸的是，低Oi载体衬底对高温下的长时间处理极其敏感，且随后表现出不利于SOI结构的高密度滑移线。
本发明的主题
本发明提供了克服所有或一些上述缺点的解决方案。特别地，本发明涉及一种与施加在SOI结构上的热处理以及与逻辑和射频应用的严格规范兼容的载体衬底。本发明还涉及一种用于生产这种载体衬底的方法。
发明内容
本发明涉及一种由单晶硅制成的载体衬底，所述载体衬底具有正面和背面，并且包括：
-从所述正面向下到800nm至2微米之间的深度的表面区域，所述表面区域具有通过使用暗场显微镜检查表面而检测到的少于10个晶体原生颗粒(COP)，
-从所述正面向下延伸到几微米至40微米之间的深度的上部区域，所述上部区域具有低于或等于7.5E17 Oi/cm3的间隙氧(Oi)含量和高于500ohm.cm的电阻率，以及
-在所述上部区域与所述背面之间延伸的下部区域，所述下部区域具有高于或等于1E8/cm3的微缺陷(BMD)密度。
根据本发明的单独地或以任何可行的组合来考虑的一些有利特征：
●所述上部区域的电阻率高于或等于750ohm.cm，或者甚至高于或等于1000ohm.cm；
●所述上部区域向下延伸到10微米至30微米之间的深度；
●所述下部区域中的微缺陷(BMD)密度在1E8/cm3至3E10/cm3之间，并且优选地在1E9/cm3至2E10/cm3之间。
本发明还涉及一种SOI结构，所述SOI结构包括布置在介电层上的工作层，所述介电层本身布置在上述载体衬底上。
所述工作层的厚度可以小于50nm，优选地在4nm至25nm之间；并且所述介电层的厚度可以在10nm至150nm之间。
本发明还涉及一种用于射频和低功率逻辑应用的电子部件，所述电子部件包括布置在上述SOI结构的所述工作层上和/或中的至少一个晶体管。
最后，本发明涉及一种用于生产如上所述的载体衬底的方法。生产方法包括以下步骤：
a)提供由单晶硅制成的初始衬底，所述初始衬底具有在12E17 Oi/cm3至16E17Oi/cm3之间的间隙氧含量和高于500ohm.cm的电阻率，所述初始衬底旨在在经历了后续步骤b)和c)之后形成所述载体衬底，
b)在中性气氛或还原气氛下，在1150℃至1250℃之间的温度下施加第一热处理，持续时间长于或等于30分钟，以形成所述载体衬底的所述表面区域和所述上部区域，
c)施加第二热处理，所述第二热处理包括在600℃至900℃之间的温度下的第一退火序列和在950℃至1100℃之间的温度下的第二退火序列，以形成所述载体衬底的所述下部区域。
有利的是，所述第二热处理的第一序列包括两个温度平台(plateau)，第一平台在650℃至700℃之间，并且第二平台在约800℃。
附图说明
本发明的其他特征和优点将从以下参考附图的详细描述中变得显而易见，其中：
-图1示出了根据本发明的载体衬底；
-图2示出了根据本发明的包括载体衬底的SOI结构；
-图3a至3c示出了根据本发明的用于生产载体衬底的方法的步骤；
-图4示出了使用暗场显微镜对未经根据本发明的生产方法处理的初始衬底(a)的表面和在根据本发明的生产方法的第一热处理之后的中间衬底(b)的表面进行表面检查而得到的两张图；
-图5示出了根据本发明的载体衬底的在化学地露出BMD型微缺陷之后的边缘；
-图6示出了根据本发明的载体衬底的电阻率随深度变化的曲线。
在附图中，相同的附图标记可以用于相同性质的元件。
附图是为了可读性而未按比例绘制的示意性表示。特别地，沿着z轴的层的厚度相对于沿着x轴和y轴的横向尺寸不成比例的。
具体实施方式
本发明涉及一种单晶硅载体衬底10，该单晶硅载体衬底10具有基本上平行于主平面(x，y)的正面10a和背面10b。它有利地呈圆形晶片的形式，具有在200mm与450mm之间的直径。它沿着垂直于主平面(x，y)的z轴的总厚度可以在几百微米至1000微米之间的范围内。
载体衬底10包括从正面10a向下至微米量级(通常在800nm至2微米之间)的深度的表面区域1。该表面区域1表现出极低密度的晶体原生颗粒(COP)的特殊性。检测这些COP的直接手段是使用基于暗场显微镜的表面检查仪器，其通常被实现为测量表面缺陷密度。例如，可以使用微电子领域中已知的诸如KLA-Tencor Surfscan SP2(注册商标)的装置。根据本发明，在倾斜入射模式(窄倾斜通道)中并且检测阈值为44nm的情况下，在载体衬底10的正面10a上检测到少于10个COP。
载体衬底10包括从正面10a向下延伸到几微米至40微米之间的深度(优选地向下延伸到10微米至30微米之间的深度)的上部区域2。因此，上部区域2包括表面区域1。
上部区域2具有低于或等于7.5E17 Oi/cm3的间隙氧(Oi)含量(相当于低于或等于15ppma的含量(根据ASTM’79标准)。此外，它具有高于500ohm.cm的电阻率，对应于低浓度的p型掺杂剂(硼)。有利地，它的电阻率甚至高于或等于750ohm.cm，或者甚至高于或等于1000ohm.cm。根据目标应用和稍后将在载体衬底10的顶部上产生的电子部件来限定电阻率水平。上部区域2的电阻率范围特别适合于以30GHz至300GHz频带中的应用为目标的射频部件，涉及毫米波长(“mmWave”)，并且特别值得注意的是用于支持下一代移动电话的5G网络。
载体衬底10最后包括在上部区域2与背面10b之间延伸的下部区域3，下部区域3的厚度为几百微米量级。该下部区域3具有高于或等于1E8/cm3的微缺陷(BMD)密度，这赋予它在高温下的热处理方面具有高机械稳健性。下部区域3中的微缺陷(BMD)密度优选地在1E8/cm3至3E10/cm3之间，并且更优选地在1E9/cm3至2E10/cm3之间。
下部区域3具有通常高于或等于250ohm.cm并且可能波动的电阻率，这对未来的射频部件没有实际影响，因为由所述部件产生的电磁场不会到达或仅非常少量地到达下部区域3。仅上部区域2的电阻率必须呈现出稳定且足够高的值。
为了允许生产部件，必须将所述部件将位于其上或其中的工作层转移到载体衬底10上。
因此，本发明还涉及一种绝缘体上硅(SOI)结构100，该绝缘体上硅(SOI)结构100包括布置在介电层20上的工作层30，介电层20本身布置在上述载体衬底10上(图2)。
工作层30由高质量单晶硅制成并且具有小于50nm的厚度，优选地在4nm至25nm之间。该厚度范围特别适用于基于FD-SOI架构和技术的电子部件。例如由氧化硅制成的介电层20本身具有在10nm至150nm之间的厚度。
载体衬底10的表面区域1的存在(展现出极低密度的晶体原生颗粒(COP))在极低的检测阈值(<50nm)下为SOI衬底100提供了优异的可检查性。因此，可以精细且可靠地控制工作层30的质量，而不会由于在载体衬底10的表面处存在COP而产生阻碍和/或错误检测。
本发明还涉及一种用于射频和低功率逻辑应用的电子部件。具体地，这种部件包括布置在SOI结构100的工作层30上和/或中的至少一个晶体管。载体衬底10的上部区域2的特性(即电阻率和低Oi浓度)赋予该区域非常好的绝缘性能：具体地，除了其高水平之外，电阻率在该区域2中也是稳定的，因为它不经历由于过高的Oi浓度而引起的波动，这可能产生补偿初始p型掺杂的氧热供体和小BMD。因此，在施加到SOI结构100的高温(＞1100℃)下的热处理期间，上部区域2的电阻率不会经历任何下降或大幅波动。另外，载体衬底10的下部区域3中的高密度微缺陷(BMD)赋予该衬底优异的机械强度和在所述热处理期间对滑移线缺陷的不敏感性。
本发明进一步涉及一种用于生产如上所述的载体衬底10的方法。
所述生产方法包括步骤a)：提供由单晶硅制成的初始衬底10’，所述初始衬底10’具有在12E17 Oi/cm3至16E17 Oi/cm3之间的间隙氧含量(相当于根据ASTM’79的24ppma至32ppma之间的含量)。应注意，具有24ppma至28ppma的含量(ASTM'79)的衬底通常被认为是具有中等Oi含量的衬底(“中Oi”衬底)；具有27ppma至32ppma之间的含量(ASTM′79)的衬底通常被认为是具有高Oi含量的衬底(“高Oi”衬底)。
初始衬底10’具有高于500ohm.cm的电阻率，即p型掺杂剂(硼)的浓度低于或等于2.6E13/cm3。旨在在经历了所述方法的后续步骤b)和c)之后形成载体衬底10。因此，根据目标应用，选择初始衬底10’的电阻率以具有用于载体衬底10的上部区域2的所需值。有利地，初始衬底10’的电阻率高于或等于750ohm.cm，或者甚至高于或等于1000ohm.cm。
在该方法的下一步骤b)期间，在中性气氛或还原气氛下，在1150℃至1250℃之间的温度下对初始衬底10’施加第一热处理。该处理的持续时间长于或等于30分钟，例如在5小时至10小时之间。
此第一热处理的作用是在800nm至2微米之间的深度上溶解初始衬底10’的表面区域中的晶体原生颗粒(COP)。这导致形成未来的载体衬底10的表面区域1。
COP可以例如通过在中性(氩)或还原(氩和氢)气氛下在约1250℃的温度下快速热退火(RTA)(具有快速上升和下降斜坡(50℃/min))10秒来溶解。或者，在常规烘箱中，例如，仍在中性气氛或还原气氛下，在1200℃下退火30分钟或1小时，也允许表面区域1中的COP的溶解。
第一热处理的另一个作用是根据热处理的持续时间，在从其正面10a向下到更大或更小深度的区域中，向外扩散间隙氧(Oi)并且耗尽初始衬底10’的Oi。通常，对于1200℃的处理温度和10h的持续时间，衬底在20微米量级的深度上被Oi耗尽。这导致形成未来的载体衬底10的上部区域2。
因此，第一热处理可以由将执行上述两种作用的单次退火组成，或者由在相同装置或不同装置中的一系列退火组成，以便溶解COP并顺序地向外扩散间隙氧。
在第一热处理结束时，获得包括从正面10a向下到800nm至2微米之间的深度的表面区域1的中间衬底10”。与对应于在任何处理之前的初始衬底10’的图4(a)相比，该表面区域1表现出如图4(b)所例示的极低密度的晶体原生颗粒(COP)。图4的图是在具有300mm的直径的晶片上，以倾斜入射模式且在44nm的检测阈值的情况下，使用例如KLA-Tencor SP2的装置产生的：在方法的步骤a)中提供的初始衬底10'的正面10a处检测到超过1000个COP；在步骤b)中的第一热处理之后，在中间衬底10”的正面10a处检测到少于10个COP或甚至少于5个COP(在图4(b)的示例中仅一个COP)。
在从中间基板10”的正面10a去除大约1微米的材料之后，观察到检测到的COP的数量保持非常低，仍然低于或等于10。这使得可以评估具有低COP密度的表面区域1的厚度。
中间基板10”还包括从正面10a向下延伸到几微米至40微米之间的深度的上部区域2，优选地向下延伸到10微米至30微米之间的深度。上部区域2具有低于或等于7.5E17Oi/cm3的间隙氧(Oi)含量，该间隙氧(Oi)含量相对于初始衬底10'的Oi含量由于第一热处理而被耗尽。上部区域2的电阻率是初始衬底10'的电阻率，即高于500ohm.cm。该上部区域2可以被比作具有低Oi含量的硅(“低Oi”硅)，这使它在电阻率方面具有优异的稳定性，即使当衬底经受非常高的温度时也是如此。
接下来，生产方法包括步骤c)，在步骤c)期间，对中间衬底10”施加第二热处理。该处理包括在600℃至900℃之间的温度下的第一退火序列，以及在950℃至1100℃之间的温度下的第二退火序列。
第一退火序列包括两个温度平台。第一平台是在中性气氛下或在低氧气流量(通常在用于300mm晶片的烘箱和用于200mm晶片的烘箱中分别约为每分钟0.075标准升(slm)的O2和约0.015slm的O2)的情况下，在650℃至700℃之间，持续时间在30分钟至10小时之间。该第一平台的作用是促进小尺寸(通常小于10nm，或甚至5nm)的“核”缺陷的成核，特别是在包括高Oi浓度的中间衬底10”的下部区域(上部区域2下方)中促进上述小尺寸的“核”缺陷的成核。这些核是小的SiOx沉淀物，其要么异质地开始，即开始于材料中预先存在的缺陷(空位)上，要么均质地开始，即通过氧原子的迁移和SiO2和SiOx键的形成。它们不会在Oi耗尽的上部区域2中形成或它们不会在Oi耗尽的上部区域2中显著地形成。另外，即使在上部区域2中形成少量的核，由于少量的Oi，它们也不能在第二热处理的第二序列中生长(进一步描述)，因此它们将被溶解。
第二平台是在中性气氛下或在低氧气流量的情况下，在约800℃，持续时间在30分钟至10小时之间：这允许启动第二成核阶段，在中间衬底10”的下部区域中，在第一核之间形成其他核，并且因此增加其密度。注意，可以使用氧化气氛(湿或干)，优选在第二平台的持续时间的一半或甚至四分之三过去之后。
第二热处理的第二序列(持续时间在5小时至20小时之间)然后将导致间隙氧Oi的扩散及其在衬底10”的下部区域中存在的许多核上的沉淀，这将使它们生长并使它们在材料中稳定。由此产生的微缺陷被称为体微缺陷的BMD。
因此形成了载体衬底10的富含BMD微缺陷的下部区域3(图3c)。具体地，实现了下部区域3中的BMD密度在1E8/cm3至3E10/cm3之间，并且优选地在1E9/cm3至2E10/cm3之间。图5对应于用于露出BMD微缺陷的化学蚀刻之后的载体衬底10的边缘的光学显微镜图像：在上部区域2中在20微米至25微米量级的厚度上观察到无缺陷区域。相比之下，下部区域3包括高密度的BMD缺陷，数量级为几个1E9/cm3，在该示例中通常在2E9/cm3至5E9/cm3之间。
图6例示出了根据本发明的载体衬底10的电阻率随深度变化的曲线。初始衬底10'具有3500ohm.cm量级的电阻率和高Oi含量。在本发明的生产方法之后，载体衬底10具有高于或等于3000ohm.cm且在前30微米(上部区域2)上是稳定的电阻率并。由于间隙氧的高密度，下部区域3具有非常高并且波动的电阻率。注意，该电阻率在用于生产SOI结构和微电子部件的工艺期间仍然可能改变，而上部区域2将保持其电阻率水平和其低的COP含量(表面区域1)。
这种载体衬底10可以用于诸如图2所例示的用于生产SOI结构100的方法中。SOI结构100的生产优选地基于称为Smart CutTM工艺的薄层转移工艺。
单晶硅供体衬底经由其正面被注入，以便限定基本上平行于所述正面且与其一起界定待转移的薄层30、20的掩埋弱化面。注入通常用诸如氢或氦离子的轻物质或这两种物质的组合来完成。弱化面之所以这样命名是因为它包括由注入的光粒种产生的透镜状纳米裂纹。
根据一个优选选项，待转移的薄层30、20从供体衬底的正面到掩埋弱化面包括介电层20和硅层30，该介电层20和硅层30将分别形成SOI结构100的掩埋介电层20和硅工作层30。因此，应当理解，考虑到消耗所述层30的部分材料的精加工步骤(下面提到)，选择和调整光粒种的注入能量，以便在对应于工作层30的期望厚度的深度处形成掩埋的弱化面(或多或少位于注入峰处)。
然后，供体衬底和载体衬底10通过所述衬底的正面之间的直接结合来连接，以形成结合组件。在通过分子粘合的结合领域中公知的表面清洁和/或活化可以在连接之前施加到衬底，以获得优异的结合质量。在受控气氛中连接也是可能的。
在掩埋的弱化面处的分离优选地通过在中等温度(通常在350℃至500℃之间)下施加热处理来执行，这是由于通过气态粒种的聚合和加压引起的微裂纹的生长。替代地或组合地，可以通过向结合组件施加机械应力来实现分离。
在该分离结束时，一方面获得了中间SOI结构，另一方面获得了供体结构的其余部分。包括清洁、表面处理(蚀刻、抛光等)和/或热处理的精加工工序通常应用于中间SOI结构，并且涉及去除转移的工作层30的部分材料。这使得可以恢复硅工作层30的良好表面状态(缺陷密度和粗糙度)和良好晶体质量。此后，SOI结构100是可用的。
上述精加工热处理通常在900℃至1250℃之间的温度下执行：载体衬底10的下部区域3相对于诸如滑移线和其他塑性变形的缺陷的稳健性在这些处理期间是显著的优点，并且使得可以保持SOI结构100的非常好的完整性。
尽管这里已经参考智能剥离工艺描述了SOI结构100的生产，但是这种结构也可以通过现有技术中已知的其他薄层转移工艺来制备。
然后可以特别地基于至少一个CMOS(互补金属氧化物半导体)晶体管在工作层30上或中生产RF(例如“mmWave”)电子部件。同样，SOI结构100的载体衬底10的特性有利于：
-由于存在具有非常低密度的COP的表面区域1，结构100在用于生产部件的各个步骤中的可检查性；
-潜在地，在表面区域1生产所有或一些部件，用于混合SOI/体Si集成；
-由于载体衬底10的下部区域3中的BMD微缺陷的高密度，结构100在用于生产部件的CMOS技术中实现的在高温下的多个热处理序列期间的机械强度，所述区域3对应于所述衬底10的大部分厚度。通过有利地以1E9/cm3至2E10/cm3之间的BMD密度为目标，避免了或在很大程度上最小化了载体衬底10中的滑移线和/或其他塑性变形，其导致在各种级别的光刻(“覆盖”)处的对准问题；
-由于载体衬底10的上部区域2的高的且稳定的电阻率，部件的RF性能：该区域的低Oi含量确保了其电阻率的高稳定性，尽管进行了多次热处理；其厚度适合于由RF部件产生的电磁场的穿透并且防止它们到达下部区域3，其电阻率控制不佳并且可能处于对于目标应用来说太低的水平。
电子部件可以特别地由RF开关、功率放大器(PA)、低噪声放大器(LNA)、发射器/接收器等组成。
不用说，本发明不限于所描述的实施方式，并且在不脱离由权利要求限定的本发明的范围的情况下，可以对其应用实现变型。
特别地，已经在SOI结构的上下文中描述了用于生产部件的工作层30，因此工作层30由硅组成；但是完全可以想到工作层30包括其他类型的材料，该其他类型的材料可以是或可以不是半导体。类似地，介电层20可以包括各种类型的电绝缘材料。

Claims (10)

1.一种由单晶硅制成的载体衬底(10)，所述载体衬底(10)具有正面(10a)和背面(10b)，并且包括：
-从所述正面(10a)向下到800nm至2微米之间的深度的表面区域(1)，所述表面区域(1)具有通过使用暗场显微镜检查表面而检测到的少于10个晶体原生颗粒COP，
-从所述正面(10a)向下延伸到几微米至40微米之间的深度的上部区域(2)，所述上部区域(2)具有低于或等于7.5E17 Oi/cm3的间隙氧Oi含量和高于500ohm.cm的电阻率，以及
-在所述上部区域(2)与所述背面(10b)之间延伸的下部区域(3)，所述下部区域(3)具有高于或等于1E8/cm3的微缺陷BMD密度。
2.根据权利要求1所述的载体衬底(10)，其中，所述上部区域(2)的电阻率高于或等于750ohm.cm，或者甚至高于或等于1000ohm.cm。
3.根据前述权利要求中任一项所述的载体衬底(10)，其中，所述上部区域(2)向下延伸到10微米至30微米之间的深度。
4.根据前述权利要求中的一项所述的载体衬底(10)，其中，所述下部区域(3)中的所述微缺陷BMD密度在1E8/cm3至3E10/cm3之间，并且优选地在1E9/cm3至2E10/cm3之间。
5.一种SOI结构(100)，所述SOI结构(100)包括布置在介电层(20)上的工作层(30)，所述介电层(20)本身布置在根据前述权利要求中的一项所述的载体衬底(10)上。
6.根据权利要求5所述的SOI结构(100)，其中，所述工作层(30)的厚度小于50nm，优选地在4nm至25nm之间。
7.根据权利要求5和6中的任一项所述的SOI结构(100)，其中，所述介电层(20)的厚度在10nm至150nm之间。
8.一种用于射频和低功率逻辑应用的电子部件，所述电子部件包括布置在根据权利要求5至7中的一项所述的SOI结构(100)的所述工作层(30)上和/或中的至少一个晶体管。
9.一种用于生产根据权利要求1至4中的一项所述的载体衬底(10)的方法，生产方法包括以下步骤：
a)提供由单晶硅制成的初始衬底(10’)，所述初始衬底(10’)具有在12E17 Oi/cm3至16E17 Oi/cm3之间的间隙氧含量和高于500ohm.cm的电阻率，所述初始衬底(10’)旨在在经历了后续步骤b)和c)之后形成所述载体衬底(10)，
b)在中性气氛或还原气氛下，在1150℃至1250℃之间的温度下施加第一热处理，持续时间长于或等于30分钟，以形成所述表面区域(1)和所述上部区域(2)，
c)施加第二热处理，所述第二热处理包括在600℃至900℃之间的温度下的第一退火序列和在950℃至1100℃之间的温度下的第二退火序列，以形成所述载体衬底(10)的所述下部区域(3)。
10.根据权利要求9所述的生产方法，其中，所述第二热处理的第一序列包括两个温度平台，第一平台在650℃至700℃之间，并且第二平台在约800℃。
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