CN115734662A - 发光元件、包括其的显示装置以及发光元件的制造方法 - Google Patents

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金诗圣
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李东彦
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Abstract

本公开涉及发光元件、包括该发光元件的显示装置以及该发光元件的制造方法。发光元件包括：第一半导体层；发射层，设置在第一半导体层上；第二半导体层，设置在发射层上；电极层，设置在第二半导体层上；以及绝缘膜，围绕第一半导体层、发射层和第二半导体层的侧表面，并且在发光元件的其上设置有电极层的端部处围绕电极层的一部分。电极层包括：第一表面，与第二半导体层相邻；第二表面，面对第一表面并且具有比第一表面的宽度小的宽度；以及侧表面，连接第一表面和第二表面，并且具有与相对于电极层的第一表面在约75°至约90°的范围内的角度对应的斜率。

Description

发光元件、包括其的显示装置以及发光元件的制造方法
相关申请的交叉引用
本申请要求于2021年8月30日提交于韩国知识产权局的第10-2021-0115118号韩国专利申请的优先权和利益，该韩国专利申请的全部内容通过引用并入本文中。
技术领域
实施方式涉及发光元件、包括该发光元件的显示装置以及该发光元件的制造方法。
背景技术
近来，对信息显示的兴趣正在增加。因此，对显示装置的研究和开发持续进行。
将理解的是，该技术部分的背景部分地旨在为理解该技术提供有用的背景。然而，该技术部分的背景也可以包括在本文中所公开的主题的相应有效申请日之前不是相关领域中的技术人员已知或理解的部分的思想、概念或认知。
发明内容
本公开提供可以防止短路缺陷的发光元件、包括该发光元件的显示装置以及该发光元件的制造方法。
本公开的目的不限于上述目的，并且本领域中普通技术人员可以通过以下描述清楚地理解未提及的其它技术目的。
根据实施方式的发光元件可以包括：第一半导体层；发射层，设置在第一半导体层上；第二半导体层，设置在发射层上；电极层，设置在第二半导体层上；以及绝缘膜，围绕第一半导体层、发射层和第二半导体层的侧表面，并且在发光元件的其上设置有电极层的端部处围绕电极层的一部分。电极层可以包括：第一表面，与第二半导体层相邻；第二表面，面对第一表面并且具有比第一表面的宽度小的宽度；以及侧表面，连接第一表面和第二表面，并且具有与相对于电极层的第一表面在约75°至约90°的范围内的角度对应的斜率。
绝缘膜可以完全围绕发射层和第二半导体层的侧表面。
电极层可以在电极层的第一表面上直接电接触第二半导体层。
绝缘膜可以围绕电极层的侧表面的设置在电极层的第一表面周围的一部分，并且可以暴露电极层的第二表面和电极层的侧表面的剩余部分。
绝缘膜可以暴露第一半导体层的下表面。
绝缘膜可以在发光元件的端部处具有均匀的厚度。
绝缘膜可以在围绕第一半导体层、发射层和第二半导体层的部分中具有与第一半导体层、发射层和第二半导体层中的每个的侧表面的形状对应的表面轮廓。
绝缘膜可以在发光元件的端部处具有与电极层的侧表面的形状对应的表面轮廓。
绝缘膜可以在发光元件的端部处具有逐渐变化的厚度。
绝缘膜可以在发光元件的端部处具有随着接近发射层而增加的厚度。
第一半导体层可以包括与发射层相邻的第一部分和除第一部分之外的第二部分，并且第一部分的宽度可以大于第二部分的宽度。
在绝缘膜中，围绕第一半导体层的第二部分的部分的厚度可以大于围绕第一半导体层的第一部分的部分的宽度。
绝缘膜在与电极层的第一表面对应的部分处可以具有约10nm或更大的厚度。
根据实施方式的显示装置可以包括像素，该像素包括：第一电极；第二电极；以及发光元件，可以包括电连接到第一电极的第一端部、以及电连接到第二电极的第二端部。发光元件可以包括：第一半导体层、发射层、第二半导体层和电极层，在从发光元件的第二端部到第一端部的方向上顺序地设置；以及绝缘膜，围绕第一半导体层、发射层、第二半导体层和电极层的侧表面。电极层可以包括：第一表面，与第二半导体层相邻；第二表面，面对第一表面并且具有比第一表面的宽度小的宽度；以及侧表面，连接第一表面和第二表面，并且具有与相对于电极层的第一表面在约75°至约90°的范围内的角度对应的斜率。
绝缘膜可以完全围绕发射层和第二半导体层的侧表面。
电极层可以在第一表面上直接电接触第二半导体层。绝缘膜可以围绕电极层的侧表面的设置在电极层的第一表面周围的一部分，并且可以暴露电极层的第二表面和电极层的侧表面的剩余部分。
根据实施方式的发光元件的制造方法可以包括：在衬底上顺序地形成第一半导体层、发射层、第二半导体层和电极层；在电极层上顺序地形成掩模层和蚀刻图案；通过使用掩模层和蚀刻图案的蚀刻工艺将包括第一半导体层、发射层、第二半导体层和电极层的堆叠体图案化成杆形状；在第一半导体层、发射层、第二半导体层和电极层的侧表面上形成绝缘膜；以及将发光元件与衬底分离。在将堆叠体图案化成杆形状时，可以蚀刻电极层，使得电极层的侧表面具有与相对于衬底在约75°至约90°的范围内的角度对应的斜率。
掩模层可以形成为具有约2μm或更大的厚度。
形成掩模层可以包括：在电极层上形成厚度为约2μm或更大的第一掩模层；以及通过使用与第一掩模层的材料不同的材料在第一掩模层上形成厚度为约160nm或更大的第二掩模层。
形成绝缘膜可以包括：在衬底的包括堆叠体的表面上整体地形成绝缘膜；以及蚀刻绝缘膜，使得电极层的上表面被暴露。
在详细描述和附图中包括其它实施方式。
实施方式提供发光元件，该发光元件可以包括：第一半导体层、发射层、第二半导体层和电极层，沿着一方向顺序地设置和/或堆叠；以及绝缘膜，围绕第一半导体层、发射层、第二半导体层和电极层的侧表面，其中，电极层的侧表面可以具有与范围从约75°至约90°的角度对应的斜率。实施方式提供包括该发光元件的显示装置以及该发光元件的制造方法。
根据实施方式，即使在电极层周围也可以形成具有足够厚度的绝缘膜。例如，绝缘膜可以形成为在电极层和与电极层相邻的第二半导体层周围具有足以包括在后续工艺中可能发生的过度蚀刻余量的厚度。
因此，即使发光元件的绝缘膜在像素工艺等中被部分地蚀刻，绝缘膜也可以保持在发光元件的表面上，同时稳定地围绕第二半导体层。因此，能够防止通过发光元件的短路缺陷。
本公开的实施方式的效果不受以上所示的内容的限制，并且在说明书中包括更多的各种效果。
附图说明
通过参考附图详细描述本公开的实施方式，本公开的以上和其它方面和特征将变得更加显而易见。
图1示出了根据实施方式的发光元件的示意性立体图。
图2示出了根据实施方式的发光元件的示意性剖视图。
图3至图7分别示出了根据实施方式的发光元件的示意性剖视图。
图8至图17示出了根据实施方式的发光元件的制造方法的示意性剖视图。
图18示出了根据实施方式的显示装置的示意性俯视平面图。
图19和图20分别示出了根据实施方式的像素的等效电路的示意图。
图21示出了根据实施方式的像素的示意性俯视平面图。
图22示出了根据实施方式的显示装置的示意性剖视图。
图23示出了图22中所示的像素的一个区域的放大示意性剖视图。
图24至图26示出了根据实施方式的像素的制造方法的示意性剖视图。
具体实施方式
由于本公开可以进行各种修改并具有各种形式，因此下面将详细说明和描述实施方式。在下面的描述中，单数形式将包括复数形式，除非上下文清楚地仅指示单数。例如，如本文中所用，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外清楚地指示。
本公开不限于下文中公开的实施方式，并且可以以各种形式实现。下面公开的每个实施方式可以单独实现，或者可以与至少一个其它实施方式组合实现。
与本公开的特征不直接相关的元件中的一些可以从附图中省略，以便清楚地说明本公开。对于所有附图中相同或相似的元件，尽可能多地给出相同的参考标记和符号，并且将省略重复的描述。
在附图中，为了便于描述且为了清楚起见，可以夸大元件的尺寸、厚度、比率和大小。相同的标记通篇表示相同的元件。
在说明书和权利要求书中，术语“和/或”旨在包括术语“和”及“或”的任何组合，以用于其含义和解释的目的。例如，“A和/或B”可以理解为意指“A、B、或A和B”。术语“和”及“或”可以以结合或分开的意义使用，并且可以理解为等同于“和/或”。
在说明书和权利要求书中，短语“…中的至少一个”旨在包括“选自…的组中的至少一个”的含义，以用于其含义和解释的目的。例如，“A和B中的至少一个”可以理解为意指“A、B、或A和B”。
将理解的是，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不背离本公开的范围。
为了便于描述，本文中可以使用空间相对术语“下方”、“之下”、“下部”、“上方”、“上部”等来描述如图中所示的一个元件或组件与另一元件或组件之间的关系。将理解的是，除了图中所示的定向之外，空间相对术语还旨在包括装置在使用或操作中的不同定向。例如，在图中所示的装置被翻转的情况下，位于另一装置“下方”或“之下”的装置可以被放置在另一装置“上方”。因此，说明性术语“下方”可以包括下部位置和上部位置两者。装置也可以在其它方向上定向，并且，因此空间相对术语可以根据定向而被不同地解释。
术语“重叠”或“重叠的”意指第一对象可以在第二对象上方或下方或者在第二对象的一侧，并且反之亦然。另外，术语“重叠”可以包括层、叠层、面对(face)或面对(facing)、遍及…延伸、覆盖或部分覆盖或如本领域中普通技术人员将理解和领会的任何其它合适的术语。
当元件被描述为与另一元件“不重叠”或“将不重叠”时，这可以包括元件彼此间隔开、彼此偏移、或彼此并排设置、或如本领域中普通技术人员将理解和领会的任何其它合适的术语。
术语“面对(face)”和“面对(facing)”意指第一元件可以直接或间接地与第二元件相对。在其中第三元件插置在第一元件和第二元件之间的情况下，第一元件和第二元件可以被理解为彼此间接相对，尽管仍然彼此面对。
当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”、“具有(has)”、“具有(have)”和/或“具有(having)”及其变型指定所陈述的特征、整体、步骤、操作、元件、组件和/或其组的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
短语“在平面图中”意指从顶部观察对象，以及短语“在示意性剖视图中”意指从侧部观察被竖直切割的对象的横截面。
如本文中所用，“约”或“近似”包括所述值和在如本领域中普通技术人员在考虑所讨论的测量和与特定量的测量相关联的误差(即，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可以意指在一个或多个标准偏差内，或在所述值的±30％、±20％、±10％、±5％内。
除非本文中另外限定或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中的普通技术人员所通常理解的相同的含义。还将理解的是，术语(诸如在常用词典中限定的术语)应当被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且将不会被解释为理想化的或过于正式的含义，除非在本文中明确地如此限定。
在描述实施方式时，术语“连接(或联接)”可以综合地意指物理和/或电连接(或联接)。它可以综合地意指直接连接(或联接)和间接连接(或联接)，并且可以综合地意指整体连接(或联接)和非整体连接(或联接)。
图1示出了根据实施方式的发光元件LD的示意性立体图。图2示出了根据实施方式的发光元件LD的示意性剖视图。例如，图2示出了对应于图1中的线I-I’的发光元件LD的横截面的实施方式。
参考图1和图2，发光元件LD可以包括沿着一个方向或一方向(例如，长度方向或厚度方向)彼此顺序设置和/或堆叠的第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL。在实施方式中，发光元件LD还可以包括至少一个其它半导体层(例如，设置在发射层EML上方和/或下方的至少一个其它半导体层)和/或至少一个其它电极层(例如，设置在第一半导体层SCL1周围的电极层)。
在实施方式中，发光元件LD可以设置成杆形状。在描述实施方式时，杆形状可以包括各种类型的杆状形状或棒状形状，包括圆形柱形状或多边形柱形状，并且其横截面的形状没有特别限制。在实施方式中，发光元件LD的长度L可以大于其直径D(或其横截面的宽度)。将理解的是，本文中公开的形状可以包括与这些形状基本上相同或相似的形状。
发光元件LD可以包括彼此面对的第一端部EP1和第二端部EP2。例如，发光元件LD可以包括在其长度方向(或厚度方向)的两端处的第一端部EP1和第二端部EP2。发光元件LD的第一端部EP1可以包括发光元件LD的第一基础表面(例如，上表面)和/或其周边区域。发光元件LD的第二端部EP2可以包括发光元件LD的第二基础表面(例如，下表面)和/或其周边区域。
在实施方式中，第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL可以在从发光元件LD的第二端部EP2到第一端部EP1的方向上顺序设置。例如，电极层ETL可以设置在发光元件LD的第一端部EP1上，并且第一半导体层SCL1(或者与第一半导体层SCL1相邻并且电连接到第一半导体层SCL1的另一电极层)可以设置在发光元件LD的第二端部EP2上。
发光元件LD还可以包括覆盖第一半导体层SCL1、发射层EML和第二半导体层SCL2的侧表面或与之重叠的绝缘膜INF。绝缘膜INF可以至少部分地覆盖电极层ETL的侧表面或至少部分地与之重叠。例如，绝缘膜INF可以在第一端部EP1处围绕电极层ETL的一部分。例如，绝缘膜INF可以围绕电极层ETL的侧表面S3的一部分(例如，下部层)，并且它可以不围绕电极层ETL的侧表面S3的剩余部分(例如，上部层)。
第一半导体层SCL1可以包括第一导电类型的半导体层，该半导体层包括第一导电类型的掺杂剂。例如，第一半导体层SCL1可以是包括N型掺杂剂的N型半导体层。
在实施方式中，第一半导体层SCL1可以包括基于氮化物的半导体材料或基于磷化物的半导体材料。例如，第一半导体层SCL1可以包括包含GaN、AlGaN、InGaN、AlInGaN、AlN和InN中的至少一种的基于氮化物的半导体材料，或包含GaP、GaInP、AlGaP、AlGaInP、AlP和InP中的至少一种的基于磷化物的半导体材料。在实施方式中，在本公开的精神和范围内，第一半导体层SCL1可以包括诸如Si、Ge、Sn等的N型掺杂剂。包括在第一半导体层SCL1中的材料不限于此，并且可以使用各种材料来形成第一半导体层SCL1。
发射层EML(也称为“有源层”)可以设置在第一半导体层SCL1上。发射层EML可以包括单量子阱(QW)结构或多量子阱(QW)结构。在阈值电压或更高的电压被施加到发光元件LD的两端的情况下，在电子-空穴对在发射层EML中复合的同时可以发射光。
在实施方式中，发射层EML可以发射可见光波长带的光，例如，波长带在约400nm至约900nm的范围内的光。例如，发射层EML可以发射波长范围从约450nm至约480nm的蓝光、波长范围从约480nm至约560nm的绿光、或波长范围从约620nm至约750nm的红光。由发射层EML产生的光的颜色和/或波长带可以被改变。
在实施方式中，发射层EML可以包括基于氮化物的半导体材料或基于磷化物的半导体材料。例如，发射层EML可以包括包含GaN、AlGaN、InGaN、AlInGaN、AlN、InN和AlInN中的至少一种的基于氮化物的半导体材料，或包含GaP、GaInP、AlGaP、AlGaInP、AlP和InP中的至少一种的基于磷化物的半导体材料。包括在发射层EML中的材料不限于此，并且可以使用各种材料来形成发射层EML。
在实施方式中，发射层EML可以包括涉及光的颜色(或波长带)的元素，并且通过调节元素的含量和/或组成比，可以控制在发射层EML中产生的光的颜色。例如，发射层EML可以形成为具有其中GaN层和InGaN层彼此交替和/或重复堆叠的多层结构，并且它可以根据包括在InGaN层中的铟(In)的含量和/或组成比来发射特定或给定颜色的光。因此，可以通过调节包括在发射层EML中的铟(In)的含量和/或组成比来制造期望颜色的发光元件LD。
第二半导体层SCL2可以设置在发射层EML上。第二半导体层SCL2可以包括第二导电类型的半导体层，该半导体层包括第二导电类型的掺杂剂。例如，第二半导体层SCL2可以是包括P型掺杂剂的P型半导体层。
在实施方式中，第二半导体层SCL2可以包括基于氮化物的半导体材料或基于磷化物的半导体材料。例如，第二半导体层SCL2可以包括包含GaN、AlGaN、InGaN、AlInGaN、AlN和InN中的至少一种的基于氮化物的半导体材料，或包含GaP、GaInP、AlGaP、AlGaInP、AlP和InP中的至少一种的基于磷化物的半导体材料。在实施方式中，第二半导体层SCL2可以包括诸如Mg的P型掺杂剂。包括在第二半导体层SCL2中的材料不限于此，并且可以使用各种材料来形成第二半导体层SCL2。
在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以包括相同的半导体材料，但是可以包括不同导电类型的掺杂剂。在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以包括不同的半导体材料，并且可以包括不同导电类型的掺杂剂。
在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以在发光元件LD的长度方向上具有不同的长度(或厚度)。例如，沿着发光元件LD的长度方向，第一半导体层SCL1可以具有比第二半导体层SCL2的长度长的长度(或比第二半导体层SCL2的厚度厚的厚度)。因此，相比于第二端部EP2(例如，N型端部)，发射层EML可以定位成更靠近第一端部EP1(例如，P型端部)。
电极层ETL可以设置在第二半导体层SCL2上。例如，电极层ETL可以形成在或直接形成在第二半导体层SCL2上，以便在第一表面S1上与第二半导体层SCL2接触。在实施方式中，电极层ETL和第二半导体层SCL2可以在接合表面处具有彼此对应的宽度和/或表面积。例如，电极层ETL和第二半导体层SCL2可以在接合表面处具有相同的宽度和/或表面积，并且可以具有基本上相同的横截面。
电极层ETL可以保护第二半导体层SCL2，并且可以形成用于容易地将第二半导体层SCL2连接到电极或布线的电极。例如，电极层ETL可以是欧姆接触电极或肖特基接触电极。
在实施方式中，电极层ETL可以包括金属或金属氧化物。例如，电极层ETL可以通过单独使用或混合以下材料而形成：诸如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)或铜(Cu)的金属及其氧化物或合金；以及诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)或氧化铟(In2O3)的透明导电材料。形成电极层ETL的材料不限于此，并且可以使用各种导电材料来形成电极层ETL。
在实施方式中，电极层ETL可以是基本上透明的。因此，由发光元件LD产生的光可以穿过电极层ETL以从发光元件LD的第一端部EP1发射。
电极层ETL可以包括彼此面对的第一表面S1(例如，电极层ETL的下表面)和第二表面S2(例如，电极层ETL的上表面)。电极层ETL可以包括连接第一表面S1和第二表面S2的侧表面S3(也称为电极层ETL的“第三表面”)。
在实施方式中，电极层ETL的第一表面S1和第二表面S2可以具有不同的宽度和/或面积。例如，电极层ETL的第二表面S2可以具有比电极层ETL的第一表面S1小(例如，小或窄)的宽度和/或面积。例如，电极层ETL的第一表面S1可以具有第一宽度W1，电极层ETL的第二表面S2可以具有小于第一宽度W1的第二宽度W2和小于第一表面S1的面积。
在实施方式中，电极层ETL的侧表面S3可以具有相对于电极层ETL的第一表面S1(或发光元件LD的底表面)倾斜一定范围的角度θ的斜率。例如，电极层ETL的侧表面S3可以具有与相对于电极层ETL的第一表面S1在约75°至约90°的范围内的角度θ对应的斜率。在电极层ETL的侧表面S3具有与约75°或更大的角度θ对应的斜率的情况下，即使在第一端部EP1及其周边(例如，电极层ETL和第二半导体层SCL2的周边)处也可以形成具有足够厚度的绝缘膜INF。
在实施方式中，电极层ETL的侧表面S3可以具有与相对于电极层ETL的第一表面S1的约80°或更大(例如，约80°或更大且小于约90°)的角度范围对应的陡的斜率，并且其可以基本上垂直于电极层ETL的第一表面S1。即使考虑到根据工艺余量的偏差，绝缘膜INF也可以形成为在第一端部EP1处和第一端部EP1周围具有足够的厚度。因此，即使在后续工艺中发生过度蚀刻，绝缘膜INF也可以完全围绕第二半导体层SCL2并保持在第二半导体层SCL2周围。
在实施方式中，电极层ETL可以具有在约100nm至约200nm的范围内的小厚度，并且，电极层ETL的厚度可以根据实施方式进行各种改变。在电极层ETL具有相对小的厚度(例如，在约100nm至约200nm的范围内的示例性厚度)的情况下，可以防止或最小化由于设置电极层ETL而导致的发光元件LD的发光效率的降低，并且可以更容易地将电极层ETL形成为期望的形状。例如，在电极层ETL具有相对小的厚度的情况下，电极层ETL可以容易地被图案化，使得电极层ETL的侧表面S3具有对应于约75°或更大(例如，约80°或更大)的角度θ的斜率。
绝缘膜INF可以设置在发光元件LD的表面上，以围绕第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的侧表面。
在绝缘膜INF设置在发光元件LD的表面上的情况下，可以防止通过发光元件LD的短路缺陷。因此，可以确保发光元件LD的电稳定性。在绝缘膜INF设置在发光元件LD的表面上的情况下，能够通过最小化发光元件LD的表面缺陷来提高其寿命和效率。
绝缘膜INF可以包括透明绝缘材料。因此，在发射层EML中产生的光可以透过绝缘膜INF以发射到发光元件LD的外部。例如，绝缘膜INF可以包括氧化硅(SiOx)(例如，SiO2)、氮化硅(SiNx)(例如，Si3N4)、氧化铝(AlxOy)(例如，Al2O3)、氧化钛(TixOy)(例如，TiO2)和氧化铪(HfOx)的至少一种绝缘材料、或其它绝缘材料。
绝缘膜INF可以形成为单层或多层。例如，绝缘膜INF可以形成为双膜。
绝缘膜INF可以分别在发光元件LD的第一端部EP1和第二端部EP2处暴露电极层ETL和第一半导体层SCL1(或设置在发光元件LD的第二端部EP2处的另一电极层)。例如，绝缘膜INF可以不设置在电极层ETL的第二表面S2上，并且因此，它可以在发光元件LD的第一端部EP1中暴露电极层ETL的第二表面S2。因此，通过将电极层ETL连接到至少一个电极、布线和/或导电图案，可以将驱动电源和/或信号施加到发光元件LD的第一端部EP1。绝缘膜INF可以不设置在第一半导体层SCL1的下表面(例如，发光元件LD的底表面)上，并且因此，可以在发光元件LD的第二端部EP2中暴露第一半导体层SCL1的底表面。因此，通过将第一半导体层SCL1连接到至少一个电极、布线和/或导电图案，可以将驱动电源和/或信号施加到发光元件LD的第二端部EP2。
绝缘膜INF可以至少完全围绕发射层EML和第二半导体层SCL2的侧表面。因此，可以确保发光元件LD的电稳定性，并且可以防止通过发光元件LD的短路缺陷。
在实施方式中，绝缘膜INF可以部分地围绕电极层ETL的侧表面S3。例如，绝缘膜INF可以围绕电极层ETL的侧表面S3的位于电极层ETL的第一表面S1周围的部分(例如，侧表面S3的下部)，并且电极层ETL的第二表面S2和电极层ETL的侧表面S3的位于第二表面S2周围的剩余部分(例如，侧表面S3的上部)可以被暴露。例如，在去除电极层ETL的第二表面S2上的绝缘膜INF的工艺中，也可以去除电极层ETL的侧表面S3的位于第二表面S2周围的上部上的绝缘膜INF。
在实施方式中，绝缘膜INF可以形成为具有整体均匀的厚度。例如，绝缘膜INF可以在包括第一端部EP1的整个区域中具有均匀的厚度(例如，第一厚度TH1)。
在实施方式中，绝缘膜INF可以具有与第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的侧面形状对应的表面轮廓。例如，绝缘膜INF可以具有围绕电极层ETL的、与第一端部EP1处的电极层ETL的侧表面S3的形状对应的表面轮廓。例如，绝缘膜INF可以在第一端部EP1处和/或周围具有与电极层ETL的侧表面S3的形状对应的弯曲形状和/或斜率。在其剩余区域中，绝缘膜INF可以具有与第一半导体层SCL1、发射层EML和第二半导体层SCL2的侧表面的形状对应的表面轮廓。例如，在围绕第一半导体层SCL1、发射层EML和第二半导体层SCL2的部分中，绝缘膜INF可以具有与第一半导体层SCL1、发射层EML和第二半导体层SCL2的相应侧面形状对应的表面轮廓。
绝缘膜INF的厚度和/或表面轮廓可以根据实施方式而变化。例如，绝缘膜INF的厚度和/或表面轮廓可以根据工艺方法、工艺条件和/或被施加以形成绝缘膜INF的材料而变化。在实施方式中，在绝缘膜INF通过使用能够形成具有高阶梯覆盖的膜的原子层沉积(ALD)工艺技术形成的情况下，绝缘膜INF可以具有与第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的侧面形状对应(例如，遵循侧面形状)的表面轮廓，并且可以形成为具有整体均匀的厚度。
在电极层ETL的侧表面S3具有对应于约75°或更大(例如，在约80°至约90°的范围内)的角度θ的斜率的情况下，绝缘膜INF可以形成为具有在对应于发射层EML和第二半导体层SCL2的接合表面的区域中足以稳定地围绕第二半导体层SCL2的厚度。例如，绝缘膜INF在对应于电极层ETL的第一表面S1的部分中可以具有约10nm或更大的第一厚度TH1。
在与发射层EML和第二半导体层SCL2的接合表面对应的区域的下部中(例如，在围绕第二半导体层SCL2、发射层EML和第一半导体层SCL1的区域中)，绝缘膜INF可以在与发射层EML和第二半导体层SCL2的接合表面对应的区域中形成为具有基本上等于或大于第一厚度TH1的厚度。例如，绝缘膜INF可以在与发射层EML和第二半导体层SCL2的接合表面对应的区域的下部中具有等于或大于第一厚度TH1的厚度，并且可以至少完全围绕第二半导体层SCL2和发射层EML的侧表面。
即使在绝缘膜INF通过过度蚀刻(在蚀刻绝缘膜INF以暴露第一端部EP1处的电极层ETL的工艺中可能发生)和/或其它后续工艺(例如，用于通过使用发光元件LD形成像素的像素工艺)在第二半导体层SCL2和/或发射层EML周围被蚀刻部分厚度的情况下，绝缘膜INF也可以形成为具有足够的厚度，其可以保持在第二半导体层SCL2和发射层EML的侧表面上。例如，绝缘膜INF可以形成为具有足以稳定地围绕第二半导体层SCL2和发射层EML的厚度(例如，约10nm或更大的厚度)，包括在后续工艺中可能发生的过蚀刻余量。
在实施方式中，发光元件LD可以具有在纳米至微米的范围内的小尺寸。例如，发光元件LD可以各自具有范围从纳米至微米的直径D(或横截面的宽度)和/或从长度L。例如，发光元件LD可以具有范围从约几十纳米至几十微米的直径D和/或长度L。然而，发光元件LD的尺寸可以改变。
发光元件LD的结构、形状、尺寸和/或类型可以根据实施方式改变。例如，发光元件LD的结构、形状、尺寸和/或类型可以根据使用发光元件LD的发光装置的设计条件或要确保的发光特性进行各种改变。
包括发光元件LD的发光装置可以用在需要光源的各种类型的装置中。例如，发光元件LD可以设置在显示装置的像素中，并且发光元件LD可以用作像素的光源。发光元件LD可以用在需要光源的诸如照明装置的其它类型的装置中。
图3至图7分别示出了根据实施方式的发光元件LD的示意性剖视图。例如，图3至图7示出了关于对应于图1的线I-I’的发光元件LD的横截面的、相对于图2的实施方式的不同的修改实施方式。在描述图3至图7的实施方式时，相同的参考标记表示与上述实施方式的参考标记类似或相同的配置，并且将省略其重复描述。
参考图3，电极层ETL可以是左右非对称的，并且侧表面S3的相应部分可以具有不同的角度和/或斜率。例如，在发光元件LD的纵向横截面上，电极层ETL的侧表面S3可以在左侧上具有与第一角度θ1对应的斜率且在右侧上具有与不同于第一角度θ1的第二角度θ2对应的斜率。在实施方式中，第一角度θ1和第二角度θ2中的每个可以在约75°至约90°的范围内(例如，约80°或更大、约90°或更小或小于约90°的范围)。电极层ETL可以在侧表面S3中基本上具有与约75°至约90°的范围内的角度对应的斜率。因此，绝缘膜INF可以形成为在电极层ETL周围具有足够的厚度。
参考图4，第一半导体层SCL1可以针对每个区域和/或针对每个部分具有不同的宽度。例如，第一半导体层SCL1可以具有比发射层EML和/或第二半导体层SCL2的蚀刻比大的蚀刻比，并且在远离发射层EML的区域中可以具有比靠近发射层EML的区域中小的宽度和横截面面积。例如，第一半导体层SCL1可以包括与发射层EML相邻的第一部分SCL1_1和除第一部分SCL1_1之外的第二部分SCL1_2，并且第一部分SCL1_1可以具有比第二部分SCL1_2的宽度和横截面面积大的宽度和横截面面积。
参考图5和图6，绝缘膜INF可以在第一端部EP1处具有与电极层ETL的侧面形状(例如，电极层ETL的侧面轮廓)不同的表面轮廓。例如，在第一端部EP1处，绝缘膜INF可以具有逐渐变化的厚度，并且可以具有角度与电极层ETL的侧表面S3的斜率的角度不同的斜率。例如，绝缘膜INF可以具有随着其在第一端部EP1处接近发射层EML而增加的厚度，并且根据电极层ETL的侧面斜率，绝缘膜INF在第一端部EP1处的厚度变化率可以大于电极层ETL的宽度变化率。
在实施方式中，在通过利用化学气相沉积(CVD)工艺技术形成绝缘膜INF的情况下，与通过使用ALD工艺技术形成绝缘膜INF的情况相比，绝缘膜INF的阶梯覆盖可以较低。因此，在本公开的精神和范围内，绝缘膜INF可以在第一端部EP1等处具有与电极层ETL的侧面轮廓不同的表面轮廓。
参考图7，在其中在第一半导体层SCL1中第二部分SCL1_2具有比第一部分SCL1_1小的宽度的实施方式中，绝缘膜INF不遵循第一半导体层SCL1的表面轮廓，但是其可以针对每个区域和/或针对每个部分形成为具有不同的厚度。例如，绝缘膜INF可以具有基本上垂直于发光元件LD的底表面(例如，第二端部EP2)的表面轮廓，而不管第一半导体层SCL1的宽度的变化，并且相比于围绕第一半导体层SCL1的第一部分SCL1_1的部分可以在围绕第一半导体层SCL1的第二部分SCL1_2的部分中具有更大的厚度。
在实施方式中，绝缘膜INF通过使用提供相对低的阶梯覆盖特性的工艺技术来形成，或者在绝缘膜INF首先形成之后执行附加工艺(例如，在其部分区域中以部分厚度附加地形成绝缘膜INF的工艺，或者在其部分区域中将绝缘膜INF蚀刻部分厚度的工艺)，使得绝缘膜INF可以形成为针对每个区域和/或针对每个部分具有不同的厚度。
即使在上述实施方式中，电极层ETL的侧表面S3也可以具有与约75°至90°的角度对应的斜率。因此，绝缘膜INF可以形成为在电极层ETL周围(包括电极层ETL和第二半导体层SCL2的接合表面的圆周区域)具有足够的厚度。因此，即使在绝缘膜INF在后续工艺中被部分蚀刻的情况下，绝缘膜INF也可以保持在发光元件LD的表面上，同时稳定地围绕第二半导体层SCL2和发射层EML。
图8至图17示出了根据实施方式的发光元件LD的制造方法的示意性剖视图。例如，图8至图17顺序地示出了根据图1和图2的实施方式的发光元件LD的制造方法。根据图3至图7的实施方式的发光元件LD可以通过与根据图1和图2的实施方式的发光元件LD的制造方法基本上相同或相似的制造方法来制造。图8至图17示出了在一个衬底SB上制造发光元件LD的实施方式。
参考图1至图8，首先，可以制备衬底SB(也称为“生长衬底”或“制造衬底”)。在实施方式中，可以在衬底SB上形成缓冲层BF。
衬底SB可以是适于半导体的外延生长(或外延)的衬底或晶片。例如，衬底SB可以是包括诸如硅(Si)、蓝宝石、SiC、GaN、GaAs或ZnO的材料的衬底。衬底SB可以是各种类型和/或材料的衬底。例如，在可以平滑地执行用于制造发光元件LD的外延生长的情况下，衬底SB的类型或材料没有特别限制。在衬底SB用作用于制造发光元件LD的外延生长的衬底之后，可以最终将其与发光元件LD分离。
在实施方式中，缓冲层BF可以形成在衬底SB上。缓冲层BF可以通过衬底SB上的外延生长形成，并且可以最终与发光元件LD分离。在制造发光元件LD的工艺中，缓冲层BF可以位于发光元件LD和衬底SB之间，以物理地分离发光元件LD和衬底SB。在实施方式中，缓冲层BF可以包括未掺杂杂质的本征半导体层，并且可以包括与第一半导体层SCL1相同的半导体材料。在实施方式中，缓冲层BF可以包括多层半导体层。多层半导体层中的一个可以是本征半导体层。多层半导体层中的另一个可以是被掺杂以包括第一导电类型或第二导电类型的掺杂剂的半导体层，并且可以减小衬底SB和第一半导体层SCL1之间的应变。
参考图9，可以在衬底SB上顺序地形成第一半导体层SCL1、发射层EML和第二半导体层SCL2。例如，第一半导体层SCL1、发射层EML和第二半导体层SCL2可以顺序地形成在其上通过外延生长形成有缓冲层BF的衬底SB上。
第一半导体层SCL1可以由图1和图2的实施方式中描述的第一半导体层SCL1的材料或其它半导体材料制成。在本公开的精神和范围内，第一半导体层SCL1可以被掺杂以包括诸如Si、Ge、Sn等的N型掺杂剂。
第一半导体层SCL1可以通过使用诸如金属有机气相外延(MOVPE)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)或气相外延(VPE)的工艺技术的外延生长来形成，但是形成第一半导体层SCL1的方法不限于此。
发射层EML可以由图1和图2的实施方式中描述的发射层EML的材料或其它半导体材料制成。在实施方式中，发射层EML可以通过利用诸如MOVPE、MOCVD、MBE、LPE或VPE的工艺技术的外延生长来形成，但是形成发射层EML的方法不限于此。
第二半导体层SCL2可以由图1和图2的实施方式中描述的第二半导体层SCL2的材料或其它半导体材料制成。第二半导体层SCL2可以被掺杂以包括诸如Mg的P型掺杂剂。在实施方式中，第二半导体层SCL2可以通过利用诸如MOVPE、MOCVD、MBE、LPE或VPE的工艺技术的外延生长来形成，但是形成第二半导体层SCL2的方法不限于此。
参考图10，可以在第二半导体层SCL2上形成电极层ETL。例如，电极层ETL可以整体地形成在衬底SB的其上顺序地形成有第一半导体层SCL1、发射层EML和第二半导体层SCL2的一个表面或一表面(例如，上表面)上。在实施方式中，电极层ETL可以由图1和图2的实施方式中描述的电极层ETL的材料或其它导电材料制成。
参考图11至图14，通过在基本上垂直于衬底SB的方向上蚀刻第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL，包括第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的多层堆叠体LES(也称为“发光堆叠体”或“发光核”)可以被图案化成杆形状。因此，可以制造具有杆形状的发光元件LD。
在实施方式中，发光元件LD可以通过利用纳米压印光刻工艺技术或光刻工艺技术的图案化工艺而被图案化。例如，发光元件LD可以通过使用纳米压印光刻工艺技术而被图案化。
例如，如图11中所示，在电极层ETL上形成掩模层MK之后，如图12中所示，可以在掩模层MK上形成蚀刻图案PT(例如，纳米图案)。可以通过使用掩模层MK和蚀刻图案PT的蚀刻工艺将包括第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的堆叠体LES蚀刻成诸如杆形状的期望形状。例如，第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL通过使用掩模层MK和蚀刻图案PT执行干法蚀刻工艺而在其竖直方向上被蚀刻，使得如图13中所示，包括第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的堆叠体LES可以基本上被蚀刻成杆形状。此后，通过执行附加的蚀刻工艺(例如，湿法蚀刻工艺等)，可以将主要蚀刻的堆叠体LES中的每个图案化成杆形状，如图14中所示。
在实施方式中，掩模层MK可以包括由不同材料制成的至少两个掩模层，用于在后续工艺中执行的针对每个层和/或每个膜的选择性干法蚀刻。例如，可以首先在电极层ETL上形成包括绝缘材料的第一掩模层MK1(例如，第一硬掩模层)，并且可以在第一掩模层MK1上形成包括导电材料的第二掩模层MK2(例如，第二硬掩模层)。
第一掩模层MK1可以包括氧化硅(SiOx)(例如，SiO2)、氮化硅(SiNx)、氮氧化硅(SiOxNy)或其它绝缘材料。
第二掩模层MK2可以包括铝(Al)、钛(Ti)和铬(Cr)中的至少一种金属或其它金属。在实施方式中，第二掩模层MK2可以包括包含不同金属的多层金属层MK2_1和MK2_2。例如，第二掩模层MK2可以包括包含钛(Ti)的第一金属层MK2_1和包含铝(Al)的第二金属层MK2_2。第二掩模层MK2的材料和堆叠结构没有特别限制。例如，在材料可以用作用于连续蚀刻第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的掩模的情况下，其可以用作第二掩模层MK2的材料。第二掩模层MK2可以由单层或多层形成。当形成第二掩模层MK2时，在蚀刻图案PT在后续工艺中被去除的情况下，可以保护第一掩模层MK1。
蚀刻图案PT可以设置成在掩模层MK上彼此间隔开。蚀刻图案PT可以形成为与发光元件LD对应的形状、尺寸和/或间隔，以便在衬底SB上图案化相应发光元件LD。例如，蚀刻图案PT可以具有与要制造的发光元件LD的形状和直径D对应的形状和尺寸，并且可以彼此间隔开足以容易地分离发光元件LD的距离。
蚀刻图案PT可以包括聚合物或其它材料。在实施方式中，蚀刻图案PT可以包括纳米压印树脂，并且可以通过利用纳米压印光刻工艺技术来形成。
在实施方式中，第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL可以通过使用蚀刻图案PT的逐步干法蚀刻工艺而被主要蚀刻。例如，在通过使用蚀刻图案PT首先蚀刻第二掩模层MK2之后，可以蚀刻第一掩模层MK1。在蚀刻第一掩模层MK1之后，可以顺序地蚀刻电极层ETL、第二半导体层SCL2、发射层EML和第一半导体层SCL1。在实施方式中，电极层ETL、第二半导体层SCL2、发射层EML和第一半导体层SCL1可以通过干法蚀刻工艺在其基本上竖直方向上被蚀刻，以具有如图13中所示的基本上杆形状。即使在完成电极层ETL、第二半导体层SCL2、发射层EML和第一半导体层SCL1的干法蚀刻工艺之后，通过以与蚀刻图案PT对应的图案蚀刻第一掩模层MK1而形成的第一掩模图案MK1’也可以保持在电极层ETL上。
此后，可以执行诸如干法蚀刻工艺的附加蚀刻工艺，以将包括第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的堆叠体LES蚀刻成杆形状。
在实施方式中，在第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的图案化工艺中使用的掩模层MK可以以足够的厚度形成以蚀刻电极层ETL，使得电极层ETL在侧表面S3上具有与在约75°至约90°的范围内的角度对应的斜率。掩模层MK的厚度(例如，第一掩模层MK1的厚度和/或第二掩模层MK2的厚度)可以根据工艺条件实验性地确定。
例如，掩模层MK可以形成为具有通过增大蚀刻电源而适于在短时间内蚀刻电极层ETL等的厚度，使得电极层ETL的侧表面S3可以具有与约75°或更大的角度对应的陡的斜率(例如，与在约80°至约90°的范围内的角度对应的斜率)。例如，掩模层MK可以形成为具有约2μm或更大的厚度。
在实施方式中，第一掩模层MK1可以在电极层ETL上形成为具有约2μm或更大的厚度，并且第二掩模层MK2可以通过使用与第一掩模层MK1的材料不同的材料在第一掩模层MK1上形成为具有约160nm或更大的厚度。可以容易地蚀刻电极层ETL，使得电极层ETL具有与在约75°至约90°的范围内的角度对应的侧面斜率。例如，电极层ETL可以蚀刻成具有与相对于衬底SB(或电极层ETL的第一表面S1)在约75°至约90°的范围内的角度对应的斜率。
掩模层MK、蚀刻图案PT和/或第一掩模图案MK1’可以在使用它们的相应蚀刻工艺完成之后被去除。
参考图15，可以在衬底SB的包括杆形状的堆叠体LES的一个表面或一表面(例如，上表面)上整体地形成绝缘膜INF。在实施方式中，绝缘膜INF可以由图1和图2的实施方式中描述的绝缘膜INF的材料或其它绝缘材料制成。在实施方式中，绝缘膜INF可以通过利用ALD工艺技术、CVD工艺技术等来形成，但是形成绝缘膜INF的方法不限于此。
参考图16，可以蚀刻绝缘膜INF，使得电极层ETL的第二表面S2被暴露。因此，绝缘膜INF可以形成在杆形状的堆叠体LES中的每个的侧表面(例如，形成每个杆型堆叠体LES的第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的侧表面)上，并且电极层ETL可以在堆叠体LES中的每个的上表面上被暴露。因此，可以制造包括每个堆叠体LES和设置在堆叠体LES的侧表面上的绝缘膜INF的每个发光元件LD。
在蚀刻绝缘膜INF的工艺中，绝缘膜INF即使在电极层ETL的侧表面S3上也可以被部分地蚀刻。例如，绝缘膜INF可以从电极层ETL的侧表面S3的上部被部分地蚀刻和去除。
在实施方式中，在电极层ETL形成为使得电极层ETL的侧表面S3具有与约75°至约90°的范围的角度对应的斜率的情况下，能够防止或最小化在蚀刻绝缘膜INF以暴露电极层ETL的第二表面S2的工艺期间蚀刻电极层ETL的侧表面S3上的绝缘膜INF。因此，在与电极层ETL和第二半导体层SCL2的接合表面对应的区域(例如，围绕电极层ETL的第一表面S1或其周边的区域)中，绝缘膜INF可以保持有足够的厚度。例如，在与电极层ETL和第二半导体层SCL2的接合表面对应的区域中，绝缘膜INF可以保持有约10nm或更大的厚度。因此，在本公开的精神和范围内，绝缘膜INF可以稳定地围绕第二半导体层SCL2等。
参考图17，可以将发光元件LD与衬底SB分离。在实施方式中，发光元件LD可以通过电和/或化学蚀刻方法或其它方法与衬底SB分离。
图18示出了根据实施方式的显示装置DD的示意性俯视平面图。图18示意性地示出了基于包括显示区域DA的显示面板DP的显示装置DD的结构。显示装置DD还可以包括用于驱动像素PXL的驱动电路(例如，扫描驱动器、数据驱动器、时序控制器等)。
参考图18，显示装置DD可以包括基础层BSL和设置在基础层BSL上的像素PXL。基础层BSL和包括基础层BSL的显示装置DD可以设置成各种形状。例如，基础层BSL和显示装置DD可以设置成板形状，当在平面图中观察时，该板形状具有基本上矩形形状，并且可以包括成角度的或圆化的角。基础层BSL和显示装置DD的形状可以被改变。例如，当在平面图中观察时，基础层BSL和显示装置DD可以具有诸如六边形或八边形形状的多边形形状，或者可以具有包括曲线型的圆周的诸如圆形或椭圆形形状的形状。
图18示出了具有矩形板形状的显示装置DD。显示装置DD的水平方向(例如，行方向或水平方向)被限定为第一方向DR1，显示装置DD的竖直方向(例如，列方向或竖直方向)被称为第二方向DR2，并且显示装置DD的厚度方向(或高度方向)被称为第三方向DR3。
基础层BSL可以是用于形成显示装置DD的基础构件。例如，基础层BSL可以形成显示装置DD的基础表面。
基础层BSL和包括基础层BSL的显示装置DD可以包括用于显示图像的显示区域DA以及位于显示区域DA周围的非显示区域NA。
显示区域DA可以是其中可以设置有像素PXL的区域，并且可以是其中可以由像素PXL显示图像的区域。在实施方式中，显示区域DA可以设置在显示装置DD的中心区域(例如，显示面板DP的中心区域)和基础层BSL中。
显示区域DA可以具有各种形状。例如，显示区域DA可以具有包括矩形形状、圆形形状或椭圆形形状的各种形状。在实施方式中，显示区域DA可以具有与基础层BSL的形状对应的形状，但不限于此。
非显示区域NA可以是除显示区域DA之外的区域。在实施方式中，非显示区域NA可以设置在基础层BSL和显示装置DD的边缘区域中，以围绕显示区域DA或与显示区域DA相邻。非显示区域NA的一部分可以是其中设置有焊盘P的焊盘区域PA。
像素PXL可以设置在显示区域DA中。例如，显示区域DA可以包括其中提供和/或设置有相应像素PXL的像素区域。
在实施方式中，用于发射不同颜色的光的至少两种像素PXL可以设置在显示区域DA中。例如，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以布置或设置在显示区域DA中。彼此相邻设置的至少一个第一颜色像素PXL1、至少一个第二颜色像素PXL2和至少一个第三颜色像素PXL3可以形成一个像素组PXG。通过单独控制每个像素组PXG中的第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3的亮度，从像素组PXG发射的光的颜色可以进行各种改变。
在实施方式中，沿着第一方向DR1顺序布置或设置的第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以形成一个像素组PXG。形成每个像素组PXG的像素PXL的数量、类型和/或相互布置结构可以进行各种改变。
在实施方式中，第一颜色像素PXL1可以是用于发射红光的红色像素，以及第二颜色像素PXL2可以是用于发射绿光的绿色像素。第三颜色像素PXL3可以是用于发射蓝光的蓝色像素。从形成每个像素组PXG的像素PXL发射的光的颜色可以进行各种改变。
在实施方式中，每个像素PXL可以包括至少一个发光元件LD。例如，像素PXL可以包括根据图1至图7的实施方式中的至少一个实施方式的发光元件LD。例如，像素PXL可以包括发光元件LD，该发光元件LD包括第一半导体层SCL1、发射层EML、第二半导体层SCL2、电极层ETL和绝缘膜INF，并且电极层ETL可以包括具有与约75°至90°的角度对应的斜率的侧表面S3。在实施方式中，每个发光元件LD可以具有在约纳米至微米的范围内的尺寸，并且可以具有杆形状，但不限于此。例如，提供给每个像素PXL的发光元件LD的数量、类型、结构和/或尺寸可以根据实施方式改变。
在实施方式中，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以分别设置有第一颜色、第二颜色和第三颜色的发光元件LD作为光源。因此，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以分别发射第一颜色的光、第二颜色的光和第三颜色的光。
在实施方式中，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以包括发射彼此相同颜色的光的发光元件LD，并且包括波长转换颗粒(例如，转换光的颜色和/或波长的颗粒，诸如量子点QD(参见图22))的光转换层可以设置在第一颜色像素PXL1、第二颜色像素PXL2和/或第三颜色像素PXL3的发光区域中。因此，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以分别发射第一颜色的光、第二颜色的光和第三颜色的光。
例如，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3包括蓝色发光元件，但是包括第一颜色的波长转换颗粒(例如，红色量子点)的光转换层可以设置在第一颜色像素PXL1的发光区域中，并且包括第二颜色的波长转换颗粒(例如，绿色量子点)的光转换层可以设置在第二颜色像素PXL2的发光区域中。因此，第一颜色像素PXL1可以发射第一颜色的光(例如，红光)，并且第二颜色像素PXL2可以发射第二颜色的光(例如，绿光)。
像素PXL可以具有根据下面将要描述的至少一个实施方式的结构。例如，像素PXL可以具有应用稍后将描述的实施方式中的一个的结构，或具有组合应用至少两个实施方式的结构。
在实施方式中，像素PXL可以形成为有源像素，但不限于此。例如，在实施方式中，像素PXL可以形成为无源像素。
在非显示区域NA中，可以设置连接到显示区域DA的像素PXL的布线和/或内电路部。非显示区域NA的一部分可以设置为焊盘区域PA，并且焊盘P可以设置在焊盘区域PA中。焊盘P可以包括信号焊盘和/或电源焊盘，用于驱动像素PXL所需的各种驱动信号和/或电源被施加到信号焊盘和/或电源焊盘。
在实施方式中，非显示区域NA可以具有窄的宽度。例如，非显示区域NA可以具有约100μm或更小的宽度。因此，显示装置DD可以实现为无边框显示装置。
图19和图20分别示出了根据实施方式的像素PXL的等效电路的示意图。例如，图19和图20示出了包括具有不同结构的发光部EMU的像素PXL。
在实施方式中，图19和图20中所示的每个像素PXL可以是设置在图18的显示区域DA中的像素PXL中的一个。像素PXL可以具有基本上彼此相同或相似的结构。
参考图19和图20，像素PXL可以连接到扫描线SL(也称为“第一扫描线”)、数据线DL、第一电源线PL1和第二电源线PL2。像素PXL还可以连接到至少一个其它电源线和/或信号线。例如，像素PXL还可以连接到感测线SENL(也称为“初始化电源线”)和/或控制线SSL(也称为“第二扫描线”)。
像素PXL可以包括用于产生与每个数据信号对应的亮度的光的发光部EMU。像素PXL还可以包括用于驱动发光部EMU的像素电路PXC。
像素电路PXC可以连接到扫描线SL和数据线DL，并且可以连接在第一电源线PL1和发光部EMU之间。例如，像素电路PXC可以电连接到被提供第一扫描信号的扫描线SL、被提供数据信号的数据线DL、被提供第一电源VDD的电压的第一电源线PL1、以及发光部EMU。
像素电路PXC还可以响应于显示周期或感测周期而选择性地连接到被提供第二扫描信号的控制线SSL、以及连接到参考电源(或初始化电源)或感测电路的感测线SENL。在实施方式中，第二扫描信号可以与第一扫描信号相同或不同。在第二扫描信号是与第一扫描信号相同的信号的情况下，控制线SSL可以与扫描线SL集成。
像素电路PXC可以包括至少一个晶体管M和电容器Cst。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。
第一晶体管M1可以连接在第一电源线PL1和第二节点N2之间。第二节点N2可以是像素电路PXC和发光部EMU彼此连接的节点。例如，第二节点N2可以是其中第一晶体管M1的一个电极(例如，源电极)和发光部EMU彼此电连接的节点。第一晶体管M1的栅电极可以连接到第一节点N1。第一晶体管M1可以响应于第一节点N1的电压来控制提供给发光部EMU的驱动电流。例如，第一晶体管M1可以是像素PXL的驱动晶体管。
在实施方式中，第一晶体管M1还可以包括底部金属层BML(也称为“背栅电极”或“第二栅电极”)。在实施方式中，底部金属层BML可以连接到第一晶体管M1的一个电极(例如，源电极)。
在其中第一晶体管M1可以包括底部金属层BML的实施方式中，通过向第一晶体管M1的底部金属层BML施加反向偏置电压，可以应用在负方向或正方向上移动第一晶体管M1的阈值电压的反向偏置技术(或同步技术)。在底部金属层BML设置在形成第一晶体管M1的沟道的半导体图案(例如，图22的半导体图案SCP)之下或下方的情况下，其可以阻挡入射在半导体图案上的光以稳定第一晶体管M1的工作特性。
第二晶体管M2可以连接在数据线DL和第一节点N1之间。第二晶体管M2的栅电极可以连接到扫描线SL。在从扫描线SL提供栅极导通电压(例如，逻辑高电压或高电平电压)的第一扫描信号的情况下，第二晶体管M2可以导通以连接数据线DL和第一节点N1。
对于每个帧周期，相应帧的数据信号可以提供给数据线DL，并且数据信号可以在其中提供栅极导通电压的第一扫描信号的周期期间通过第二晶体管M2传送到第一节点N1。例如，第二晶体管M2可以是用于将每个数据信号传送到像素PXL的内部的开关晶体管。
电容器Cst的第一电极可以连接到第一节点N1，并且电容器Cst的第二电极可以连接到第二节点N2。电容器Cst可以在每个帧周期期间用对应于提供给第一节点N1的数据信号的电压充电。
第三晶体管M3可以连接在第二节点N2和感测线SENL之间。第三晶体管M3的栅电极可以连接到控制线SSL(或扫描线SL)。在从控制线SSL(或扫描线SL)提供栅极导通电压(例如，逻辑高电压或高电平电压)的第二扫描信号(或第一扫描信号)的情况下，第三晶体管M3可以导通，以将提供给感测线SENL的参考电压(或初始化电压)传送到第二节点N2或者将第二节点N2的电压传送到感测线SENL。在实施方式中，第二节点N2的电压可以通过感测线SENL传送到感测电路，并且可以提供给驱动电路(例如，时序控制器)以用于补偿像素PXL的特性偏差。
在图19和图20中，包括在像素电路PXC中的所有晶体管M被示出为N型晶体管，但实施方式不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个可以改变为P型晶体管。像素PXL的结构和驱动方法可以根据实施方式进行各种改变。
发光部EMU可以包括至少一个发光元件LD。在实施方式中，发光部EMU可以包括以正向方向连接在第一电源VDD和第二电源VSS之间的单个发光元件LD。在实施方式中，发光部EMU可以包括以正向方向连接在第一电源VDD和第二电源VSS之间的多个发光元件LD。以正向方向连接在第一电源VDD和第二电源VSS之间的至少一个发光元件LD可以形成像素PXL的有效光源。
在实施方式中，如在图19的实施方式中，发光部EMU可以包括并联连接在像素电路PXC和第二电源线PL2之间的多个发光元件LD。发光元件LD的第一端部EP1可以电连接到像素电路PXC，并且可以通过像素电路PXC电连接到第一电源线PL1。发光元件LD的第二端部EP2可以电连接到第二电源线PL2。第二电源VSS的电压可以施加到第二电源线PL2。
形成像素PXL的有效光源的发光元件LD的数量、类型和/或结构可以根据实施方式改变。发光元件LD的布置和/或连接结构也可以根据实施方式改变。
在实施方式中，如在图20的实施方式中，发光部EMU可以包括并串联连接在像素电路PXC和第二电源线PL2之间的多个发光元件LD。例如，发光元件LD可以布置或设置和/或连接到像素电路PXC和第二电源线PL2之间的至少两个串联级，并且每个串联级可以包括以正向方向连接在第一电源VDD和第二电源VSS之间的至少一个发光元件LD。
第一电源VDD和第二电源VSS可以具有不同的电位。例如，第一电源VDD可以是高电位像素电源，并且第二电源VSS可以是低电位像素电源。第一电源VDD和第二电源VSS之间的电位差可以大于或等于发光元件LD的阈值电压。
发光元件LD可以发射亮度对应于通过像素电路PXC提供的驱动电流的光。在每个帧周期期间，像素电路PXC可以向发光部EMU提供对应于数据信号的驱动电流。提供给发光部EMU的驱动电流可以流过发光元件LD，以使发光元件LD发射光。因此，发光部EMU可以发射亮度对应于驱动电流的光。
图19和图20仅示出了以正向方向连接在第一电源VDD和第二电源VSS之间的发光元件LD(即，有效光源)，但实施方式不限于此。例如，除了形成每个有效光源的发光元件LD之外，发光部EMU还可以包括至少一个无效光源。例如，发光部EMU还可以包括至少一个无效发光元件，其以反向方向布置或设置在第一电源VDD和第二电源VSS之间，或者其具有浮置的至少一个端部。
图21示出了根据实施方式的像素PXL的示意性俯视平面图。例如，图21示出了基于发光部EMU的像素PXL的结构，并且示出了如图20的实施方式中那样包括彼此串并联连接的多个发光元件LD的发光部EMU的实施方式。
参考图1至图21，像素PXL可以包括其中设置有至少一个发光元件LD的发光区域EA。在实施方式中，发光区域EA可以包括至少两个发光元件LD、以及电连接到发光元件LD的电极。在实施方式中，电极可以包括对准电极ALE和像素电极ELT(也称为“接触电极”)。像素PXL还可以包括设置在对准电极ALE之下或下方的堤部图案BNP。
对准电极ALE可以具有各种形状，并且可以彼此间隔开。在实施方式中，对准电极ALE可以沿着第一方向DR1彼此间隔开，并且它们中的每个可以沿着第二方向DR2具有延伸的形状(例如，棒形状)。
对准电极ALE的形状、尺寸、数量、位置和/或相互布置结构可以根据实施方式进行各种改变。对准电极ALE可以具有彼此相似或相同的形状和/或尺寸，或者可以具有不同的形状和尺寸。
对准电极ALE可以包括彼此间隔开的至少两个电极。例如，对准电极ALE可以包括第一对准电极ALE1和第二对准电极ALE2，并且还可以可选地包括第三对准电极ALE3。
在实施方式中，第一对准电极ALE1可以位于发光区域EA的中心处，并且第二对准电极ALE2和第三对准电极ALE3可以设置在第一对准电极ALE1的两侧处。例如，第二对准电极ALE2可以设置在第一对准电极ALE1的右侧处，以及第三对准电极ALE3可以设置在第一对准电极ALE1的左侧处。
对准电极ALE(或者，在被分离成像素PXL中的每个的对准电极ALE之前的对准线)可以接收用于在发光元件LD的对准步骤中对准发光元件LD所需的对准信号。因此，在对准电极ALE之间形成电场，使得发光元件LD可以对准和/或布置或设置在对准电极ALE之间。这里，在发光元件LD对准和/或布置或设置在对准电极ALE之间的情况下，这意指发光元件LD中的每个的至少一部分设置在对准电极ALE之间。
例如，第一对准电极ALE1、第二对准电极ALE2和第三对准电极ALE3(或其中连接有像素PXL的第一对准电极ALE1的第一对准线、其中连接有像素PXL的第二对准电极ALE2的第二对准线、以及其中连接有像素PXL的第三对准电极ALE3的第三对准线)可以在发光元件LD的对准步骤中分别接收第一对准信号、第二对准信号和第三对准信号。第一对准信号和第二对准信号可以具有不同的波形、电位和/或相位。因此，在第一对准电极ALE1和第二对准电极ALE2之间形成电场，使得发光元件LD(例如，第一发光元件LD1)可以在第一对准电极ALE1和第二对准电极ALE2之间对准。第一对准信号和第三对准信号可以具有不同的波形、电位和/或相位。因此，在第一对准电极ALE1和第三对准电极ALE3之间形成电场，使得发光元件LD(例如，第二发光元件LD2)可以在第一对准电极ALE1和第三对准电极ALE3之间对准。第三对准信号可以与第二对准信号相同或不同。
对准电极ALE可以设置在每个像素PXL的发光区域EA中。在实施方式中，对准电极ALE可以延伸到经过发光区域EA周围的非发光区域NEA的分离区域SPA。分离区域SPA可以是其中在完成发光元件LD的对准之后像素PXL的每个对准线(例如，第一对准线、第二对准线或第三对准线)被分离成对准电极ALE(例如，像素PXL的第一对准电极ALE1、第二对准电极ALE2或第三对准电极ALE3)的区域，并且可以设置在每个发光区域EA的至少一个侧或一侧上。
例如，每个像素PXL具有设置在发光区域EA周围的至少一个分离区域SPA(例如，设置在每个发光区域EA上方和下方的两个分离区域SPA)。形成发光部EMU的至少一个电极的端部(例如，对准电极ALE的端部)可以设置在每个分离区域SPA中。
在实施方式中，每个对准电极ALE可以具有用于每个像素PXL的分离图案。例如，像素PXL中的每个的第一对准电极ALE1、第二对准电极ALE2和第三对准电极ALE3可以分别具有单独的分离图案。
然而，本公开不限于此。例如，在其中像素PXL的第二像素电极ELT2公共连接到第二电源线PL2的结构中，连接到第二像素电极ELT2的对准电极ALE(例如，像素PXL的第三对准电极ALE3)彼此集成，而不会在沿着第一方向DR1和/或第二方向DR2彼此相邻的像素PXL之间断开。
在实施方式中，第一对准电极ALE1可以通过第一接触部分CNT1电连接到位于电路层(例如，图22的电路层PCL)中的像素电路PXC(例如，相应像素PXL的像素电路PXC)和/或第一电源线PL1。第一对准信号可以通过位于电路层中的至少一条布线(例如，第一电源线PL1)提供给第一对准电极ALE1(或第一对准线)。
第一接触部分CNT1可以包括至少一个接触孔和/或通孔。在实施方式中，第一接触部分CNT1可以位于定位在每个发光区域EA周围的非发光区域NEA中，但是第一接触部分CNT1的位置可以改变。例如，第一接触部分CNT1可以设置在每个发光区域EA或分离区域SPA中。
在实施方式中，第二对准电极ALE2可以通过第二接触部分CNT2电连接到位于电路层中的第二电源线PL2。第二对准信号可以通过第二电源线PL2提供给第二对准电极ALE2(或第二对准线)。
类似地，第三对准电极ALE3可以通过第三接触部分CNT3电连接到位于电路层中的第二电源线PL2。第三对准信号还可以通过第二电源线PL2提供给第三对准电极ALE3(或第三对准线)。
第二接触部分CNT2和第三接触部分CNT3可以各自包括至少一个接触孔和/或通孔。在实施方式中，第二接触部分CNT2和第三接触部分CNT3可以位于定位在每个发光区域EA周围的非发光区域NEA中，但是第二接触部分CNT2和第三接触部分CNT3的位置可以改变。例如，第二接触部分CNT2和第三接触部分CNT3可以设置在每个发光区域EA或分离区域SPA中。
至少一个第一发光元件LD1可以设置在第一对准电极ALE1和第二对准电极ALE2之间。例如，第一发光元件LD1可以布置或设置在第一对准电极ALE1和第二对准电极ALE2之间。
第一发光元件LD1中的每个可以与第一对准电极ALE1和/或第二对准电极ALE2重叠或不重叠。第一发光元件LD1的第一端部EP1可以设置成与第一对准电极ALE1相邻，并且第一发光元件LD1的第二端部EP2可以设置成与第二对准电极ALE2相邻。
第一发光元件LD1的第一端部EP1可以电连接到第一像素电极ELT1。在实施方式中，第一发光元件LD1的第一端部EP1可以通过第一像素电极ELT1电连接到第一对准电极ALE1，并且可以通过第一对准电极ALE1电连接到像素电路PXC和/或第一电源线PL1。
第一发光元件LD1的第二端部EP2可以电连接到第三像素电极ELT3和/或第二像素电极ELT2。在实施方式中，第一发光元件LD1的第二端部EP2可以电连接到第三像素电极ELT3。第一发光元件LD1的第二端部EP2可以顺序地经由第三像素电极ELT3、至少一个第二发光元件LD2、第二像素电极ELT2和第三对准电极ALE3电连接到第二电源线PL2。
至少一个第二发光元件LD2可以设置在第一对准电极ALE1和第三对准电极ALE3之间。例如，第二发光元件LD2可以布置或设置在第一对准电极ALE1和第三对准电极ALE3之间。
第二发光元件LD2中的每个可以与第一对准电极ALE1和/或第三对准电极ALE3重叠或不重叠。第二发光元件LD2的第一端部EP1可以设置成与第一对准电极ALE1相邻，并且第二发光元件LD2的第二端部EP2可以设置成与第三对准电极ALE3相邻。
第二发光元件LD2的第一端部EP1可以电连接到第三像素电极ELT3。第二发光元件LD2的第二端部EP2可以电连接到第二像素电极ELT2。在实施方式中，第二发光元件LD2的第二端部EP2可以通过第二像素电极ELT2电连接到第三对准电极ALE3，并且可以通过第三对准电极ALE3电连接到第二电源线PL2。
例如，每个发光元件LD(例如，每个第一发光元件LD1或第二发光元件LD2)可以包括电连接到第一像素电极ELT1和/或第三像素电极ELT3的第一端部EP1和电连接到第三像素电极ELT3和/或第二像素电极ELT2的第二端部EP2。在实施方式中，每个发光元件LD可以是使用具有无机晶体结构(例如，具有在纳米至微米的范围内的小尺寸)的材料的超小无机发光元件。例如，每个发光元件LD可以是通过生长基于氮化物的半导体或基于磷化物的半导体制造的超小无机发光元件。然而，形成每个发光部EMU的发光元件LD的类型、尺寸、形状、结构和/或数量可以改变。
发光元件LD可以分散在以发光元件混合物溶液(或发光元件油墨)的形式制备的溶液中，并且可以通过喷墨方法或狭缝涂布方法提供给每个发光区域EA。在对准信号在提供发光元件LD的同时或之后被施加到像素PXL的对准电极ALE(或对准线)的情况下，可以在对准电极ALE之间形成电场，使得可以对准发光元件LD。在完成发光元件LD的对准之后，可以通过干燥工艺去除溶剂。
第一像素电极ELT1(也称为“第一电极”)可以设置在第一发光元件LD1的第一端部EP1上，并且可以电连接到第一发光元件LD1的第一端部EP1。作为示例，第一像素电极ELT1可以设置在或直接设置在第一发光元件LD1的第一端部EP1上，以与第一发光元件LD1的第一端部EP1接触。
在实施方式中，第一像素电极ELT1可以与第一对准电极ALE1重叠，并且可以通过第四接触部分CNT4电连接到第一对准电极ALE1。第一像素电极ELT1可以通过第一对准电极ALE1电连接到像素电路PXC和/或第一电源线PL1。在实施方式中，第一像素电极ELT1可以在不通过第一对准电极ALE1的情况下电连接到像素电路PXC和/或第一电源线PL1。
第三像素电极ELT3可以设置在第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1上，并且可以电连接到第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1。例如，第三像素电极ELT3可以设置在或直接设置在第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1上，以与第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1接触。第三像素电极ELT3可以是用于电连接第一发光元件LD1和第二发光元件LD2的中间电极。在实施方式中，第三像素电极ELT3可以与第一对准电极ALE1和第二对准电极ALE2中的每个的一部分重叠，但不限于此。
第二像素电极ELT2(也称为“第二电极”)可以设置在第二发光元件LD2的第二端部EP2上，并且可以电连接到第二发光元件LD2的第二端部EP2。作为示例，第二像素电极ELT2可以设置在或直接设置在第二发光元件LD2的第二端部EP2上，以与第二发光元件LD2的第二端部EP2接触。
在实施方式中，第二像素电极ELT2可以与第三对准电极ALE3重叠，并且可以通过第五接触部分CNT5电连接到第三对准电极ALE3。第二像素电极ELT2可以通过第三对准电极ALE3电连接到第二电源线PL2。在实施方式中，第二像素电极ELT2可以在不通过第三对准电极ALE3的情况下电连接到第二电源线PL2。
像素电极ELT(例如，第一像素电极ELT1、第二像素电极ELT2和第三像素电极ELT3)可以在每个发光区域EA中彼此独立地形成。在实施方式中，至少一个像素电极ELT可以从每个发光区域EA延伸到非发光区域NEA和/或分离区域SPA。例如，第一像素电极ELT1和第二像素电极ELT2可以从发光区域EA延伸到非发光区域NEA和分离区域SPA，并且可以在分离区域SPA中分别电连接到第一对准电极ALE1和第三对准电极ALE3。第三像素电极ELT3可以仅在每个发光区域EA中形成，或者其一部分可以位于非发光区域NEA中。像素电极ELT的位置、尺寸、形状和相互布置结构和/或第四接触部分CNT4和第五接触部分CNT5的位置可以根据实施方式进行各种改变。
堤部图案BNP(也称为“图案”或“壁图案”)可以设置在对准电极ALE之下或下方，以与一些或多个对准电极ALE重叠。例如，堤部图案BNP中的每个可以包括分别与第一对准电极ALE1、第二对准电极ALE2和第三对准电极ALE3的部分重叠的第一堤部图案BNP1、第二堤部图案BNP2和第三堤部图案BNP3。在实施方式中，至少一个堤部图案BNP可以延伸到发光区域EA周围的非发光区域NEA，但不限于此。
一些或多个对准电极ALE可以通过堤部图案BNP在像素PXL的上部方向(例如，第三方向DR3)上突出。因此，能够容易地控制发光元件LD在其中被对准的区域，并且通过在像素PXL的上部方向上反射从发光元件LD发射的光中的以低角度被引导到堤部图案BNP的光，可以增加像素PXL的光效率。
在实施方式中，至少两个相邻的像素PXL可以共享至少一个堤部图案BNP。例如，在第一方向DR1上相邻的像素PXL(例如，在右侧处的相邻的像素PXL)的第二堤部图案BNP2和第三堤部图案BNP3可以彼此集成。类似地，在第一方向DR1上的另一相邻的像素PXL(例如，在左侧处的相邻的像素PXL)的第三堤部图案BNP3和第二堤部图案BNP2可以彼此集成。堤部图案BNP的位置、结构、数量和/或形状可以根据实施方式进行各种改变。
非发光区域NEA可以设置在每个发光区域EA和/或每个分离区域SPA的周围。第一堤部BNK1可以设置在非发光区域NEA中。
第一堤部BNK1可以包括对应于每个发光区域EA的第一开口OPA1，并且可以围绕发光区域EA。第一堤部BNK1可以包括对应于分离区域SPA的第二开口OPA2，并且可以围绕分离区域SPA。例如，第一堤部BNK1可以包括对应于每个发光区域EA和每个分离区域SPA的开口OPA。
第一堤部BNK1可以包括至少一种光阻挡和/或反射材料。例如，第一堤部BNK1可以包括特定或给定颜色的黑矩阵材料和滤色器材料中的至少一种。因此，可以防止相邻的像素PXL之间的光泄漏。
第一堤部BNK1可以限定在向每个像素PXL提供发光元件LD的步骤时其中应该提供发光元件LD的每个发光区域EA。例如，像素PXL的发光区域EA被第一堤部BNK1分离和分隔，使得可以将期望类型和/或量的发光元件混合物溶液提供到每个发光区域EA中。
在实施方式中，第一堤部BNK1可以包括疏水性表面。例如，通过使用疏水性材料以疏水性图案形成第一堤部BNK1本身，或者通过在第一堤部BNK1上形成由疏水性材料制成的疏水性膜，可以形成具有疏水性表面的第一堤部BNK1。例如，第一堤部BNK1可以通过使用具有大接触角的疏水性有机绝缘材料(诸如聚丙烯酸酯)形成，并且因此，第一堤部BNK1可以形成为疏水性图案。因此，发光元件混合物溶液可以稳定地流入发光区域EA中。
图22示出了根据实施方式的显示装置DD的示意性剖视图。例如，图22示出了基于对应于图21的线II-II’的像素PXL的横截面的显示装置DD的横截面的实施方式。
参考图1至图22，显示装置DD可以包括基础层BSL、电路层PCL和显示层DPL。电路层PCL和显示层DPL可以设置成在基础层BSL上彼此重叠。例如，电路层PCL和显示层DPL可以顺序地设置在基础层BSL的一个表面或一表面上。
显示装置DD还可以包括设置在显示层DPL上的滤色器层CFL和/或封装层ENC(或钝化层)。在实施方式中，滤色器层CFL和/或封装层ENC可以形成在或直接形成在基础层BSL的其上形成有电路层PCL和显示层DPL的一个表面或一表面上，但不限于此。
基础层BSL可以是刚性或柔性材料的衬底或膜。在实施方式中，基础层BSL可以包括透明或不透明的至少一种绝缘材料，并且可以具有单层或多层结构。
电路层PCL可以设置在基础层BSL的一个表面或一表面上。电路层PCL可以包括形成每个像素PXL的像素电路PXC的电路元件。例如，电路元件(例如，形成每个像素电路PXC的晶体管M和电容器Cst)可以形成在电路层PCL的每个像素区域中。
作为可以设置在电路层PCL上的电路元件的示例，图22示出了设置在每个像素电路PXC中的一个晶体管M(例如，包括底部金属层BML的第一晶体管M1)。
电路层PCL可以包括连接到像素PXL的各种信号线和电源线。例如，电路层PCL可以包括连接到像素PXL的扫描线SL、控制线SSL、数据线DL、感测线SENL和/或第一电源线PL1和第二电源线PL2。作为可以设置在电路层PCL上的布线的示例，图22示出了位于与底部金属层BML相同的层(例如，第一导电层)上的布线LI。每条布线LI可以是连接到像素PXL的信号线和电源线中的一条。在实施方式中，至少一条信号线和/或电源线可以设置在电路层PCL的其它层中。
电路层PCL可以包括绝缘层。例如，电路层PCL可以包括顺序地设置在基础层BSL的一个表面或一表面上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和/或钝化层PSV。
电路层PCL可以包括设置在基础层BSL上并且可以包括第一晶体管M1的底部金属层BML的第一导电层。例如，第一导电层可以设置在基础层BSL和缓冲层BFL之间，并且可以包括设置在每个像素电路PXC中的第一晶体管M1的底部金属层BML。第一晶体管M1的底部金属层BML可以与第一晶体管M1的栅电极GE和半导体图案SCP重叠。
第一导电层还可以包括至少一条布线LI。例如，第一导电层可以包括在显示区域DA中在第二方向DR2上延伸的布线中的至少一些或多条布线LI。例如，第一导电层可以包括连接到像素PXL的感测线SENL和数据线DL、以及第一电源线PL1(或在第二方向DR2上形成网状型第一电源线PL1的第一子电源线)和/或第二电源线PL2(或在第二方向DR2上形成网状型第二电源线PL2的第二子电源线)。
缓冲层BFL可以设置在包括基础层BSL的第一导电层的一个表面或一表面上。缓冲层BFL可以防止杂质扩散到每个电路元件中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管M的半导体图案SCP。半导体图案SCP可以包括与相应晶体管M的栅电极GE重叠的沟道区域、以及设置在沟道区域的两侧处的第一导电区域和第二导电区域(例如，源极区域和漏极区域)。半导体图案SCP可以是由多晶硅、非晶硅或氧化物半导体制成的半导体图案。
栅极绝缘层GI可以设置在半导体层上。第二导电层可以设置在栅极绝缘层GI上。
第二导电层可以包括每个晶体管M的栅电极GE。第二导电层还可以包括设置在像素电路PXC中的电容器Cst的一个电极和/或桥接图案。在设置在显示区域DA中的至少一条电源线和/或信号线由多个层形成的情况下，第二导电层还可以包括形成所述至少一条电源线和/或信号线的至少一个导电图案。
层间绝缘层ILD可以设置在第二导电层上。第三导电层可以设置在层间绝缘层ILD上。
第三导电层可以包括每个晶体管M的源电极SE和漏电极DE。源电极SE可以通过至少一个接触孔CH连接到包括在相应晶体管M中的半导体图案SCP的一个区域(例如，源极区域)，并且漏电极DE可以通过至少一个另一接触孔CH连接到包括在相应晶体管M中的半导体图案SCP的另一区域(例如，漏极区域)。第三导电层还可以包括设置在像素电路PXC中的电容器Cst的另一电极、布线和/或桥接图案。例如，第三导电层可以包括在显示区域DA中在第一方向DR1上延伸的布线中的至少一些或多条布线。例如，第三导电层可以包括连接到像素PXL的扫描线SL、控制线SSL、第一电源线PL1(或在第一方向DR1上形成网状型第一电源线PL1的第一子电源线)、和/或第二电源线PL2(或在第一方向DR1上形成网状型第二电源线PL2的第二子电源线)。在设置在显示区域DA中的至少一条电源线和/或信号线由多个层形成的情况下，第三导电层还可以包括形成所述至少一条电源线和/或信号线的至少一个导电图案。
形成第一导电层至第三导电层的导电图案、电极和布线中的每个可以通过包括至少一种导电材料而具有导电性，但是配置材料没有特别限制。例如，形成第一导电层至第三导电层的导电图案、电极和布线中的每个可以包括钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或多种，并且它可以包括各种类型的导电材料。
钝化层PSV可以设置在第三导电层上。缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和钝化层PSV中的每个可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。在实施方式中，缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD中的每个可以包括各种类型的无机绝缘材料，诸如氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)。在实施方式中，钝化层PSV可以包括包含至少一种有机绝缘材料的至少一个有机绝缘层。在实施方式中，钝化层PSV可以整体地设置在至少显示区域DA中，并且可以使电路层PCL的表面平坦化。
显示层DPL可以设置在钝化层PSV上。
显示层DPL可以包括每个像素PXL的发光部EMU。例如，显示层DPL可以包括设置在每个像素PXL的发光区域EA中的对准电极ALE、至少一个发光元件LD和像素电极ELT。在实施方式中，每个发光部EMU可以包括发光元件LD。
显示层DPL还可以包括顺序地设置在基础层BSL的其上形成有电路层PCL的一个表面或一表面上的绝缘图案和/或绝缘层。例如，显示层DPL可以包括堤部图案BNP、第一绝缘层INS1、第一堤部BNK1、第二绝缘层INS2、第三绝缘层INS3、第二堤部BNK2和/或第四绝缘层INS4。显示层DPL还可以可选地包括光转换层CCL。
堤部图案BNP可以设置在钝化层PSV上。堤部图案BNP可以设置在对准电极ALE之下或下方，以便与对准电极ALE中的每个的一部分重叠。
对准电极ALE可以通过堤部图案BNP在发光元件LD周围在像素PXL的上部方向(例如，第三方向DR3)上突出。堤部图案BNP和其上的对准电极ALE可以在发光元件LD周围形成反射突出图案。因此，可以提高像素PXL的光效率。
堤部图案BNP可以是包括无机绝缘材料和/或有机绝缘材料的单层或多层绝缘图案。对准电极ALE可以设置在堤部图案BNP上。
对准电极ALE可以包括至少一种导电材料。例如，对准电极ALE中的每个可以包括：包含银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)、以及包含它们的合金的各种金属材料中的至少一种金属；导电氧化物，诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、铝掺杂氧化锌(AZO)、镓掺杂氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)和氟掺杂氧化锡(FTO)；以及诸如PEDOT的导电聚合物中的至少一种导电材料，但不限于此。例如，对准电极ALE可以包括除碳纳米管或石墨烯之外的其它导电材料。例如，对准电极ALE可以通过包括各种导电材料中的至少一种而具有导电性。对准电极ALE可以包括彼此相同或不同的导电材料。
对准电极ALE中的每个可以由单层或多层形成。作为示例，每个对准电极ALE可以包括反射电极层，该反射电极层包括反射导电材料(例如，金属)，并且可以形成为单层或多层电极。
第一绝缘层INS1可以设置在对准电极ALE上。在实施方式中，第一绝缘层INS1可以包括用于将对准电极ALE中的至少一个连接到一个像素电极ELT的接触孔。例如，第一绝缘层INS1可以包括用于形成图21的第四接触部分CNT4和第五接触部分CNT5的接触孔。
第一绝缘层INS1可以形成为单层或多层，并且可以包括无机绝缘材料和/或有机绝缘材料。在实施方式中，第一绝缘层INS1可以包括除氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)之外的至少一种类型的无机绝缘材料。
当对准电极ALE被第一绝缘层INS1覆盖或重叠时，能够防止对准电极ALE在后续工艺中被损坏。能够防止对准电极ALE和发光元件LD被不正确地连接以引起短路缺陷。
第一堤部BNK1可以设置在其中形成有对准电极ALE和第一绝缘层INS1的显示区域DA中。第一堤部BNK1可以形成在非发光区域NEA中，以围绕每个像素PXL的发光区域EA。
发光元件LD可以提供给被第一堤部BNK1围绕的每个发光区域EA。发光元件LD可以通过施加到对准电极ALE(或者在被分离成每个像素PXL的对准电极ALE之前的对准线)的对准信号而在对准电极ALE之间对准。例如，在假设像素PXL可以包括位于中心中的第一对准电极ALE1和位于第一对准电极ALE1的两侧处的第二对准电极ALE2和第三对准电极ALE3的情况下，至少一个第一发光元件LD1可以在第一对准电极ALE1和第二对准电极ALE2之间对准，并且至少一个第二发光元件LD2可以在第一对准电极ALE1和第三对准电极ALE3之间对准。
第二绝缘层INS2可以设置在发光元件LD的一个部分上。在实施方式中，第二绝缘层INS2可以局部地设置在包括发光元件LD的中心部分的一个部分上，以便暴露在相应像素PXL的发光区域EA中对准的发光元件LD的第一端部EP1和第二端部EP2。在实施方式中，第二绝缘层INS2可以整体地形成在包括像素区域的显示区域DA中，并且可以包括暴露发光元件LD中的每个的第一端部EP1和第二端部EP2的接触孔。在第二绝缘层INS2形成在发光元件LD上的情况下，发光元件LD可以被稳定地固定。
第二绝缘层INS2可以形成为单层或多层，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第二绝缘层INS2可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)、氧化铝(AlxOy)或光刻胶材料、以及各种类型的有机和/或无机绝缘材料。
不同的像素电极ELT可以设置和/或形成在发光元件LD的未被第二绝缘层INS2覆盖或重叠的两个端部上，例如设置和/或形成在第一端部EP1和第二端部EP2上。例如，第一像素电极ELT1可以设置在第一发光元件LD1的第一端部EP1上，并且第三像素电极ELT3的一部分可以设置在第一发光元件LD1的第二端部EP2上。第三像素电极ELT3的另一部分可以设置在第二发光元件LD2的第一端部EP1上，并且第二像素电极ELT2可以设置在第二发光元件LD2的第二端部EP2上。
在实施方式中，第一像素电极ELT1可以通过至少一个接触部分(例如，图21的第四接触部分CNT4)电连接到第一对准电极ALE1。在实施方式中，第二像素电极ELT2可以通过至少一个接触部分(例如，图21的第五接触部分CNT5)电连接到第三对准电极ALE3。第三像素电极ELT3可以将至少一个第一发光元件LD1和至少一个第二发光元件LD2彼此电连接。
在实施方式中，每个像素PXL的第一对准电极ALE1可以通过至少一个接触部分(例如，图21的第一接触部分CNT1)电连接到相应像素PXL的第一晶体管M1。类似地，第二对准电极ALE2和第三对准电极ALE3可以分别通过至少一个接触部分(例如，图21的第二接触部分CNT2和第三接触部分CNT3)电连接到第二电源线PL2。
第一像素电极ELT1可以设置在第一对准电极ALE1的上部处以与第一对准电极ALE1的一部分重叠，并且第二像素电极ELT2可以设置在第三对准电极ALE3的上部处以与第三对准电极ALE3的一部分重叠。第三像素电极ELT3可以设置在第一对准电极ALE1和第二对准电极ALE2的上部上，以与第一对准电极ALE1和第二对准电极ALE2的另一部分重叠。
在实施方式中，第一像素电极ELT1可以电连接到第一发光元件LD1的第一端部EP1，并且第二像素电极ELT2可以电连接到第二发光元件LD2的第二端部EP2。第三像素电极ELT3可以电连接到第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1。
第一像素电极ELT1、第二像素电极ELT2和/或第三像素电极ELT3可以形成在相同的层或不同的层上。在实施方式中，第一像素电极ELT1和第二像素电极ELT2可以形成在相同的层上，并且第三像素电极ELT3可以形成在与第一像素电极ELT1和第二像素电极ELT2不同的层上。例如，第一像素电极ELT1和第二像素电极ELT2以及第三像素电极ELT3可以设置在不同的层上，其中第三绝缘层INS3插置在其间。在实施方式中，所有第一像素电极ELT1至第三像素电极ELT3可以形成在相同的层上。像素PXL可以不包括第三绝缘层INS3。像素电极ELT的相互位置和/或形成顺序可以根据实施方式进行各种改变。
如在图19中的实施方式，在每个像素PXL可以包括具有平行结构的发光部EMU或者每个像素PXL可以包括单个发光元件LD的情况下，像素PXL可以不包括第三像素电极ELT3。第一像素电极ELT1可以设置在发光元件LD的第一端部EP1上，并且第二像素电极ELT2可以设置在发光元件LD的第二端部EP2上。
像素电极ELT可以包括至少一种导电材料。在实施方式中，像素电极ELT可以包括透明导电材料，以允许从发光元件LD发射的光穿过。
在实施方式中，显示装置DD可以包括设置在每个像素PXL的发光部EMU上的光转换层CCL。例如，光转换层CCL可以设置在每个发光区域EA中，以位于每个像素PXL的发光元件LD的上部处。
显示装置DD还可以包括设置在非发光区域NEA中以与第一堤部BNK1重叠的第二堤部BNK2。第二堤部BNK2可以限定(或分隔)其中可以形成光转换层CCL的每个发光区域EA。在实施方式中，第二堤部BNK2和第一堤部BNK1可以彼此集成。
第二堤部BNK2可以包括包含黑矩阵材料的光阻挡和/或反射材料。第二堤部BNK2可以包括与第一堤部BNK1相同的材料或类似的材料或不同的材料。
光转换层CCL可以包括波长转换颗粒(或颜色转换颗粒)和光散射颗粒SCT中的至少一个，其中波长转换颗粒(或颜色转换颗粒)用于转换从发光元件LD发射的光的波长和/或颜色，光散射颗粒SCT用于通过散射从发光元件LD发射的光来增加像素PXL的光输出效率。例如，每个光转换层CCL可以设置在每个发光部EMU上。每个光转换层CCL可以包括诸如至少一种类型的量子点QD(例如，红色、绿色和/或蓝色量子点)的波长转换颗粒和/或光散射颗粒SCT。
例如，在一个像素PXL被设置为红色(或绿色)像素并且蓝色发光元件LD被提供给像素PXL的发光部EMU的情况下，包括用于将蓝光转换为红光(或绿光)的红色(或绿色)量子点QD的光转换层CCL可以设置在像素PXL的发光部EMU上。光转换层CCL还可以包括光散射颗粒SCT。
第四绝缘层INS4可以形成在基础层BSL的包括像素PXL的发光部EMU和/或光转换层CCL的一个表面或一表面上。
在实施方式中，第四绝缘层INS4可以包括至少一个有机绝缘层。第四绝缘层INS4可以整体地设置在至少显示区域DA中，并且可以基本上使显示层DPL的表面平坦化。第四绝缘层INS4可以保护像素PXL的发光部EMU和/或光转换层CCL。
滤色器层CFL可以设置在第四绝缘层INS4上。
滤色器层CFL可以包括与像素PXL的颜色对应的滤色器CF。例如，滤色器层CFL可以包括设置在第一颜色像素PXL1的发光区域EA中的第一滤色器CF1、设置在第二颜色像素PXL2的发光区域EA中的第二滤色器CF2、以及设置在第三颜色像素PXL3的发光区域EA中的第三滤色器CF3。每个滤色器CF可以设置在第四绝缘层INS4上，以与相应像素PXL的发光部EMU重叠。
在实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以设置成在非发光区域NEA中彼此重叠。在实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3在每个像素PXL的发光区域EA中彼此分离地形成，并且单独的光阻挡图案可以设置在第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之间。
封装层ENC可以设置在滤色器层CFL上。封装层ENC可以包括第五绝缘层INS5。在实施方式中，第五绝缘层INS5可以包括包含至少一种有机绝缘材料的至少一个有机绝缘层，并且可以形成为单层或多层。第五绝缘层INS5可以整体地形成在至少显示区域DA中以覆盖电路层PCL、显示层DPL和/或滤色器层CFL或与之重叠，并且可以使显示装置DD的表面平坦化。
图23示出了图22中所示的像素PXL的一个区域的放大示意性剖视图。例如，图23示出了基于第一发光元件LD1的像素PXL的一个区域(例如，图22的区域AR)的放大示意性剖视图。在实施方式中，包括在像素PXL中的发光元件LD可以是基本上相同或相似类型和/或结构的发光元件。例如，第二发光元件LD2可以是具有与第一发光元件LD1的类型和/或结构相同的类型和/或结构的发光元件LD。
图23示出了其中图22的像素PXL可以包括根据图1和图2的实施方式的发光元件LD的实施方式，但是本公开不限于此。例如，像素PXL可以包括根据图3至图7的实施方式中的一个的发光元件LD，或者具有被复合应用图2至图7的实施方式中的至少两个的形状和/或结构的发光元件LD。在描述图23的实施方式时，将省略对与上述实施方式的配置相似或相同的配置的详细描述。
参考图1至图23，包括在像素PXL中的每个发光元件LD可以包括从第二端部EP2到第一端部EP1顺序地设置的第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL。每个发光元件LD可以包括围绕第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL的侧表面的绝缘膜INF。
电极层ETL可以包括与第二半导体层SCL2相邻(例如，与第二半导体层SCL2接触)的第一表面S1、面对第一表面S1并且具有小于第一表面S1的宽度和/或面积的第二表面S2、以及连接第一表面S1和第二表面S2的侧表面S3。电极层ETL的侧表面S3可以具有与相对于电极层ETL的第一表面S1在约75°至约90°的范围内的角度θ对应的斜率。
绝缘膜INF可以完全围绕发射层EML和第二半导体层SCL2的侧表面，并且可以至少部分地围绕电极层ETL和第一半导体层SCL1的侧表面。绝缘膜INF可以在发光元件LD的第一端部EP1和第二端部EP2处分别部分地暴露电极层ETL和第一半导体层SCL1。
电极层ETL可以电连接到第一像素电极ELT1。例如，电极层ETL可以在发光元件LD的其上没有设置第二绝缘层INS2的第一端部EP1处接触或直接接触第一像素电极ELT1，并且可以电连接到第一像素电极ELT1。
在实施方式中，电极层ETL可以在第一表面S1上接触或直接接触第二半导体层SCL2。电极层ETL的侧表面S3可以在对应于至少第一表面S1的部分处被绝缘膜INF围绕。例如，绝缘膜INF可以围绕电极层ETL的侧表面S3的位于电极层ETL的第一表面S1周围的一部分，并且可以暴露电极层ETL的第二表面S2和电极层ETL的侧表面S3的位于第二表面S2周围的另一部分。
第一半导体层SCL1可以电连接到第三像素电极ELT3(和/或第二像素电极ELT2)。例如，第一半导体层SCL1可以在发光元件LD的其上没有设置第二绝缘层INS2的第二端部EP2处接触或直接接触第三像素电极ELT3，并且可以电连接到第三像素电极ELT3。
图24至图26示出了根据实施方式的像素PXL的制造方法的示意性剖视图。例如，图24至图26顺序地示出了在用于制造根据图22和图23的实施方式的像素PXL的像素工艺期间在每个像素PXL中设置至少一个发光元件LD的方法和在发光元件LD上形成第二绝缘层INS2的方法。
参考图1至图24，在被第一绝缘层INS1覆盖或重叠的一对对准电极ALE之间(例如，在第一对准电极ALE1和第二对准电极ALE2和/或第一对准电极ALE1和第三对准电极ALE3之间)，可以对准和/或设置至少一个发光元件LD。在实施方式中，可以通过利用喷墨方法或狭缝涂布方法将发光元件LD提供给由第一堤部BNK1限定的每个发光区域EA。通过向对准电极ALE施加相应的对准信号，发光元件LD可以在对准电极ALE之间对准。
参考图25，可以在显示区域DA中形成第二绝缘层INS2，其中发光元件LD在每个像素PXL的发光区域EA中对准。第二绝缘层INS2可以主要整体地形成在显示区域DA中。
参考图26，可以蚀刻第二绝缘层INS2以暴露发光元件LD中的每个的第一端部EP1和第二端部EP2。例如，可以图案化第二绝缘层INS2，使得电极层ETL和第一半导体层SCL1分别在发光元件LD中的每个的第一端部EP1和第二端部EP2处被暴露。此后，通过在后续工艺中在发光元件LD中的每个的第一端部EP1和第二端部EP2上形成相应的像素电极ELT，发光元件LD可以电连接在至少一对像素电极ELT之间。
在实施方式中，在蚀刻第二绝缘层INS2的工艺中，在发光元件LD的第一端部EP1和第二端部EP2和/或其周边区域中，绝缘膜INF可以被蚀刻一定的厚度。然而，在如上述实施方式中在本公开中，通过控制电极层ETL的侧面斜率，即使在与第二半导体层SCL2和电极层ETL的接合表面对应的区域(例如，与电极层ETL的第一表面S1的周边对应的区域)中，绝缘膜INF也可以形成为厚度大于或等于与后续工艺中的工艺余量(例如，过度蚀刻余量)对应的厚度。因此，即使在完成第二绝缘层INS2的蚀刻之后，第二半导体层SCL2也可以被绝缘膜INF完全围绕。
因此，根据实施方式，能够防止由于第二半导体层SCL2的暴露而导致的短路缺陷(例如，通过第二半导体层SCL2可能发生的短路缺陷)，并且能够将发光元件LD稳定地连接在像素电极ELT之间。因此，能够防止由于通过发光元件LD的短路缺陷而导致的像素PXL的缺陷(例如，暗点缺陷)。
已根据实施方式描述了本公开，但应注意，提供前述实施方式仅用于说明而不是限制本公开。本领域中的技术人员将理解的是，在不背离本公开的范围的情况下，可以在其中进行形式和细节上的各种改变。
本公开的技术范围可以由所附权利要求的技术范围来确定。在权利要求及其等同物的含义和范围内的所有改变或修改将被解释为包括在本公开的范围内。

Claims (20)

1.一种发光元件，包括：
第一半导体层；
发射层，设置在所述第一半导体层上；
第二半导体层，设置在所述发射层上；
电极层，设置在所述第二半导体层上；以及
绝缘膜，围绕所述第一半导体层、所述发射层和所述第二半导体层的侧表面，并且在所述发光元件的其上设置有所述电极层的端部处围绕所述电极层的一部分，
所述电极层包括：
第一表面，与所述第二半导体层相邻；
第二表面，面对所述第一表面并且具有比所述第一表面的宽度小的宽度；以及
侧表面，连接所述第一表面和所述第二表面，并且具有与相对于所述电极层的所述第一表面在75°至90°的范围内的角度对应的斜率。
2.根据权利要求1所述的发光元件，其中，所述绝缘膜完全围绕所述发射层和所述第二半导体层的所述侧表面。
3.根据权利要求1所述的发光元件，其中，所述电极层在所述电极层的所述第一表面上直接电接触所述第二半导体层。
4.根据权利要求3所述的发光元件，其中，
所述绝缘膜围绕所述电极层的所述侧表面的设置在所述电极层的所述第一表面周围的一部分，并且暴露所述电极层的所述第二表面和所述电极层的所述侧表面的剩余部分。
5.根据权利要求1所述的发光元件，其中，所述绝缘膜暴露所述第一半导体层的下表面。
6.根据权利要求1所述的发光元件，其中，所述绝缘膜在所述发光元件的所述端部处具有均匀的厚度。
7.根据权利要求1所述的发光元件，其中，所述绝缘膜在围绕所述第一半导体层、所述发射层和所述第二半导体层的部分中具有与所述第一半导体层、所述发射层和所述第二半导体层中的每个的所述侧表面的形状对应的表面轮廓。
8.根据权利要求1所述的发光元件，其中，所述绝缘膜在所述发光元件的所述端部处具有与所述电极层的所述侧表面的形状对应的表面轮廓。
9.根据权利要求1所述的发光元件，其中，所述绝缘膜在所述发光元件的所述端部处具有逐渐变化的厚度。
10.根据权利要求9所述的发光元件，其中，所述绝缘膜在所述发光元件的所述端部处具有随着接近所述发射层而增加的所述厚度。
11.根据权利要求1所述的发光元件，其中，
所述第一半导体层包括与所述发射层相邻的第一部分和除所述第一部分之外的第二部分，以及
所述第一部分的宽度大于所述第二部分的宽度。
12.根据权利要求11所述的发光元件，其中，在所述绝缘膜中，围绕所述第一半导体层的所述第二部分的部分的厚度大于围绕所述第一半导体层的所述第一部分的部分的厚度。
13.根据权利要求1所述的发光元件，其中，所述绝缘膜在与所述电极层的所述第一表面对应的部分处具有10nm或更大的厚度。
14.一种显示装置，包括：
像素，包括：
第一电极；
第二电极；以及
发光元件，包括：
第一端部，电连接到所述第一电极；以及
第二端部，电连接到所述第二电极，
其中，所述发光元件包括：
第一半导体层、发射层、第二半导体层和电极层，在从所述发光元件的所述第二端部到所述第一端部的方向上顺序地设置；以及
绝缘膜，围绕所述第一半导体层、所述发射层、所述第二半导体层和所述电极层的侧表面，以及
所述电极层包括：
第一表面，与所述第二半导体层相邻；
第二表面，面对所述第一表面并且具有比所述第一表面的宽度小的宽度；以及
侧表面，连接所述第一表面和所述第二表面，并且具有与相对于所述电极层的所述第一表面在75°至90°的范围内的角度对应的斜率。
15.根据权利要求14所述的显示装置，其中，所述绝缘膜完全围绕所述发射层和所述第二半导体层的所述侧表面。
16.根据权利要求14所述的显示装置，其中，
所述电极层在所述第一表面上直接电接触所述第二半导体层，以及
所述绝缘膜围绕所述电极层的所述侧表面的设置在所述电极层的所述第一表面周围的一部分，并且暴露所述电极层的所述第二表面和所述电极层的所述侧表面的剩余部分。
17.一种发光元件的制造方法，包括：
在衬底上顺序地形成第一半导体层、发射层、第二半导体层和电极层；
在所述电极层上顺序地形成掩模层和蚀刻图案；
通过使用所述掩模层和所述蚀刻图案的蚀刻工艺将包括所述第一半导体层、所述发射层、所述第二半导体层和所述电极层的堆叠体图案化成杆形状；
在所述第一半导体层、所述发射层、所述第二半导体层和所述电极层的侧表面上形成绝缘膜；以及
将所述发光元件与所述衬底分离，
其中，在将所述堆叠体图案化成所述杆形状时，蚀刻所述电极层，使得所述电极层的所述侧表面具有与相对于所述衬底在75°至90°的范围内的角度对应的斜率。
18.根据权利要求17所述的发光元件的制造方法，其中，所述掩模层形成为具有2μm或更大的厚度。
19.根据权利要求18所述的发光元件的制造方法，其中，形成所述掩模层包括：
在所述电极层上形成厚度为2μm或更大的第一掩模层；以及
通过使用与所述第一掩模层的材料不同的材料在所述第一掩模层上形成厚度为160nm或更大的第二掩模层。
20.根据权利要求17所述的发光元件的制造方法，其中，形成所述绝缘膜包括：
在所述衬底的包括所述堆叠体的表面上整体地形成所述绝缘膜；以及
蚀刻所述绝缘膜，使得所述电极层的上表面被暴露。
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