CN115705854A - 字线驱动器阵列及存储器 - Google Patents

Abstract

本申请实施例涉及半导体领域，提供一种字线驱动器阵列及存储器，字线驱动器阵列至少包括：依次排列的第一晶体管、第三晶体管、第零晶体管和第二晶体管，相互平行的第零字线、第一字线、第二字线以及第三字线，所述第零字线与所述第零晶体管的漏极连接，所述第一字线与所述第一晶体管的漏极连接，所述第二字线与所述第二晶体管的漏极连接，所述第三字线与所述第三晶体管的漏极连接。本申请实施例有利于提升字线驱动器阵列的电学性能。

Description

字线驱动器阵列及存储器

技术领域

本申请实施例涉及半导体领域，特别涉及一种字线驱动器阵列及存储器。

背景技术

随着科学技术的进步，集成电路结构不断微缩，构成集成电路结构的元器件的尺寸以及相邻元器件之间的间距也随之缩小。随着相邻元器件之间的间距逐渐缩小，为避免短路问题，与特定元器件连接的其他元件的工艺余量也随之减小，元件的制作难度增大以及不利于改善元件的电学性能；同时，由于相邻元器件之间的间距逐渐缩小，因此，相邻元器件中的任一者都更容易受到另一者的影响，例如电磁影响和应力影响。

发明内容

本申请实施例提供一种字线驱动器阵列及存储器，至少有利于改善字线驱动器阵列及存储器的电学性能。

根据本申请一些实施例，本申请实施例一方面提供一种字线驱动器阵列，包括：依次排列的第一晶体管、第三晶体管、第零晶体管和第二晶体管，相互平行的第零字线、第一字线、第二字线以及第三字线，所述第零字线与所述第零晶体管的漏极连接，所述第一字线与所述第一晶体管的漏极连接，所述第二字线与所述第二晶体管的漏极连接，所述第三字线与所述第三晶体管的漏极连接。

根据本申请一些实施例，本申请实施例另一方面还提供一种存储器，包括：依次排列的多个上述字线驱动器阵列，所述字线驱动器阵列的排列方向与对应的字线的排列方向相同。

本申请实施例提供的技术方案至少具有以下优点：

上述技术方案中，第零字线、第一字线、第二字线以及第三字线相互平行，在制备上述字线时，可采用同一掩膜版以及同一工艺分别制备不同字线，以减少掩膜版的数量和降低工艺生产的难度，或者，采用具有平行开口图案的掩膜版同时制备上述字线，以降低掩膜版的制备难度，从而提升工艺良率和降低工艺成本；此外，平行设置相邻字线有利于避免相邻字线之间发生短路，以及有利于使得相邻字线之间的应力分布较为均匀，避免应力集中对字线驱动器中晶体管的性能造成影响，有利于保证字线以及字线驱动器阵列的电学性能满足预设要求以及具有较高的稳定性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。

图1为本申请实施例提供的字线驱动器阵列的电路结构示意图；

图2为本申请实施例提供的字线驱动器阵列的版图结构示意图；

图3为本申请实施例提供的存储器的电路结构示意图；

图4为本申请实施例提供的存储器的版图结构示意图。

具体实施方式

下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1为本申请实施例提供的字线驱动器阵列的电路结构示意图；图2为本申请实施例提供的字线驱动器阵列的版图结构示意图。

参考图1和图2，字线驱动器阵列包括：依次排列的第一晶体管P1、第三晶体管P3、第零晶体管P0和第二晶体管P2，相互平行的第零字线WL0、第一字线WL1、第二字线WL2以及第三字线WL3，第零字线WL0与第零晶体管P0的漏极连接，第一字线WL1与第一晶体管P1的漏极连接，第二字线WL2与第二晶体管P2的漏极连接，第三字线WL3与第三晶体管P3的漏极连接。

以下将结合附图对本申请实施例进行更为详细的说明。

参考图1，本申请实施例以第零晶体管P0、第一晶体管P1、第二晶体管P2以及第三晶体管P3均为PMOS管作为示例进行说明，第零晶体管P0、第一晶体管P1、第二晶体管P2以及第三晶体管P3的栅极用于接收同一控制信号，具体为第一控制信号MWLa；在其他实施例中，图2所示第零晶体管P0、第一晶体管P1、第二晶体管P2以及第三晶体管P3还可以为NMOS管。

需要说明的是，相互平行的不同字线可以是曲线平行或直线平行，无论是曲线平行还是直线平行，在实际电路中，不同字线都不会发生短接或交叉，且经过平移，不同字线可以重合。在实际应用过程中，可以根据实际需要将不同字线设置为曲线平行或直线平行，曲线平行和直线平行的区别仅在于字线为直线还是曲线，即字线在延伸过程中是否需要拐弯。

在一些实施例中，第零字线WL0、第一字线WL1、第二字线WL2以及第三字线WL3为直线，也就是说，字线在延伸过程中不需要拐弯。如此，有利于降低字线的制备难度，以及使得字线在延伸过程中受到相对均匀的应力，避免应力集中问题导致字线发生变形、生成裂缝甚至断路，保证字线具有良好的信号传输性能；此外，有利于避免字线在形成过程中出现的制备不均匀问题，即局部字线的横截面积较小，保证字线具有较小的单位长度电阻。

本申请实施例中，不同字线均沿第一方向D1延伸，第零字线WL0、第一字线WL1、第二字线WL2以及第三字线WL3沿第二方向D2排列，第一方向D1垂直于第二方向D2。

在一些实施例中，在字线的排列方向上，相邻晶体管的漏极错开。由于字线为直线，字线通过接触孔与对应晶体管的漏极电连接，设置相邻晶体管的漏极在第二方向D2上错开，有利于使得与相邻晶体管连接的不同字线之间具有较大的间距，进而使得每一字线具有较大的工艺余量以及不同字线之间具有较小的寄生电容，从而降低字线的电阻和提升字线的信号传输速率。需要说明的是，上述错开包括部分错开和完全错开。

此外，与相邻晶体管的漏极连接的不同字线不一定为相邻字线，例如与P1连接的WL1和与P3连接的WL3、与P3连接的WL3和与P0连接的WL0以及与P0连接的WL0和与P2连接的WL2均不为相邻字线，在不为相邻字线的情况下，控制两者之间具有较大的间距，有利于使得位于中间的其他字线具有较大的工艺余量，从而使得字线在延伸方向具有较大的横截面积和较小的电阻，保证字线具有较好的电学性能。

此外，在一些实施例中，在字线的排列方向上，间隔设置的不同晶体管的漏极错开。其中，在间隔设置的不同晶体管之间还设置有其他晶体管，与间隔设置的不同晶体管连接的不同字线可能为相邻字线，例如与P1连接的WL1和与P0连接的WL0为相邻字线，与P3连接的WL3和与P2连接的WL2为相邻字线，通过控制间隔设置的不同晶体管的漏极错开，有利于使得相邻字线具有较大的工艺余量，从而使得相邻字线具有较大的横截面积以及相邻字线之间具有较大的间距，进而使得相邻字线之间具有较小的传输延迟和较快的传输速率。

在一些实施例中，在第一方向D1上，第一晶体管P1、第三晶体管P3、第零晶体管P0和第二晶体管P2依次排列，在第二方向D2上，第零字线WL0、第一字线WL1、第二字线WL2以及第三字线WL3依次排列。也就是说，第一字线WL1位于第零字线WL0和第三字线WL3之间，第二字线WL2位于第一字线WL1和第三字线WL3之间。

在一些实施例中，记晶体管的源极朝向漏极的方向为源漏朝向，相邻晶体管的源漏朝向相反。参考图2，间隔设置的第一晶体管P1和第零晶体管P0的源漏朝向为第三方向D3，间隔设置的第二晶体管P2和第三晶体管P3的源漏朝向为第二方向D2，第二方向D2与第三方向D3为相反的不同方向。

其中，在一些实施例中，在字线排列方向上，相邻晶体管的栅极至少部分错开。晶体管的栅极可视为位于源极和漏极之间的导电层，通过控制相邻晶体管的栅极至少部分错开，可有效调整每一晶体管的源极和漏极的位置，避免相邻晶体管的源漏在第二方向D2上较多地重合，从而保证每一晶体管能够与外部元器件有效连接。示例性地，参考图2，在第二方向D2上，通过控制P1的栅极与P3的栅极错开，能够避免第一晶体管P1的源漏与第二晶体管P2的源漏在第二方向D2上存在较多重合，从而使得第一晶体管P1的源极和第二晶体管P2的源极能够更好地和外部元器件连接。

相应地，在一些实施例中，在字线排列方向上，间隔设置的不同晶体管的栅极至少部分错开。无论相邻晶体管的源漏朝向是否相同，控制间隔设置的不同晶体管的栅极至少部分错开，有利于避免间隔设置的不同晶体管的漏极在第二方向D2上较多地重合，从而使得与漏极连接的不同字线在第二方向上D2具有较大的间距和较大的工艺余量，以形成直线字线。

示例性地，参考图2，在第二方向D2上，第一晶体管P1的漏极与第零晶体管P0的漏极错开，与P0和P1连接的WL0和WL1呈现直线，且WL0和WL1在第二方向D2可具有较大的宽度和较大的间距，将字线设置为直线有利于避免拐弯导致的短路和断路，设置字线具有较大的宽度有利于增加字线的横截面积和减小字线的电阻，设置相邻字线具有较大的间距有利于抑制相邻字线之间的寄生电容，保证字线具有良好的信号传输性能。

在一些实施例中，在字线的排列方向上，相邻晶体管的两个漏极位于对应的两个源极之间。参考图2，以相邻的第一晶体管P1和第三晶体管P3作为示例，在第二方向D2上，第一晶体管P1的漏极和第三晶体管P3的漏极位于第一晶体管P1的源极和第三晶体管P3的源极之间。需要说明的是，本申请实施例在比较不同晶体管的源漏极在第二方向D2上的位置关系时，以源极和漏极平行于第一方向D1的中心线作为基准。

其中，在字线的排列方向上，第三晶体管P3的漏极位于第一晶体管P1的源极和漏极之间，第一晶体管P1的漏极位于第三晶体管P3的源极和漏极之间；相应地，第零晶体管P0的漏极位于第三晶体管P3的源极和漏极之间，第三晶体管P3的漏极位于第零晶体管P0的源极和漏极之间；相应地，第二晶体管P2的漏极位于第零晶体管P0的源极和漏极之间，第零晶体管P0的漏极位于第二晶体管P2的源极和漏极之间。

在一些实施例中，参考图2，在字线的排列方向上，第零晶体管P0的栅极位于第一晶体管P1和第三晶体管P3的栅极之间；进一步地，在不同晶体管的漏极尺寸相同的情况下，第零晶体管P0的漏极位于第一晶体管P1的漏极和第三晶体管P3的源极之间；在不同晶体管的源极尺寸相同的情况下，第零晶体管P0的源极位于第一晶体管P1的源极和第三晶体管P3的漏极之间。其中，漏极尺寸相同至少包括在字线排列方向上不同漏极的宽度相同，源极尺寸相同至少包括在字线排列方向上不同源极的宽度相同，宽度方向与字线排列方向相同。

在一些实施例中，在字线的排列方向上，第三晶体管P3的栅极位于第零晶体管P0和第二晶体管P2的栅极之间；进一步地，在不同晶体管的漏极尺寸相同的情况下，第三晶体管P3的漏极位于第零晶体管P0的漏极和第二晶体管P2的源极之间；在不同晶体管的源极尺寸相同的情况下，第三晶体管P3的源极位于第零晶体管P0的源极和第二晶体管P2的漏极之间。

在一些实施例中，相邻晶体管的栅极为同一导电层的不同部分。本申请实施例中，字线驱动器阵列中不同PMOS管共用同一导电层，即不同晶体管的栅极为同一导电层的不同部分，导电层可以是单层结构或多层结构，导电层的材料包括金属、金属化合物或掺杂半导体中的至少一者，金属包括钽或钨，金属化合物包括氮化钛，掺杂半导体包括掺杂多晶硅。

本申请实施例中，导电层不仅位于晶体管漏极朝向源极的一侧，还位于漏极另外的相对两侧；此外，若在第二方向D2上，某一源极与某一相邻的漏极部分重合，或者在第一方向上D1，某一源极与某一相邻的漏极距离较近，例如第三晶体管P3的源极和第零晶体管P0的漏极，第三晶体管P3的漏极和第零晶体管P0的源极，上述共用的导电层还延伸至两者之间，以抑制相邻有源区之间的电子串扰，保证字线驱动器阵列具有良好的电学性能。

本申请实施例中，以第一晶体管P1为基准，第三晶体管P3相当于复制第一晶体管P1并调整源漏朝向，以及将整体位置沿第三方向D3移动一定距离，以使得在第三方向D3上，第三晶体管P3的漏极位于第一晶体管P1的漏极和源极之间；进一步地，以第一晶体管P1和第三晶体管P3为基准，第零晶体管P0和第二晶体管P2相当于复制第一晶体管P1和第三晶体管P3并将整体沿第三方向D3移动一定距离，以使得在第三方向D3上，第零晶体管P0的源极位于第一晶体管P1的源极和第三晶体管P3的漏极之间。

本申请实施例中，在晶体管的排列方向上，晶体管的源极的宽度大于漏极的宽度，其中，宽度方向与晶体管的排列方向相同。根据图2所示内容可知，导电层并未围绕晶体管的源极，在晶体管的排列方向上，即第一方向D1上，源极的宽度可调，通过调整源极的宽度，可以调整源极邻近区域的应力分布，以避免应力集中问题对字线驱动器阵列的性能造成影响。

本一些实施例中，在晶体管的排列方向上，不同晶体管的源极错开，参考图2，以相邻的第一晶体管P1和第三晶体管P3作为示例，在第一方向D1上，第一晶体管P1的源极和第三晶体管P3的源极错开；在其他实施例中，在第一方向D1上，第一晶体管P1的源极和第三晶体管P3的源极至少部分重合。

本申请实施例中，第零字线、第一字线、第二字线以及第三字线相互平行，在制备上述字线时，可采用同一掩膜版以及同一工艺分别制备不同字线，以减少掩膜版的数量和降低工艺生产的难度，或者，采用具有平行开口图案的掩膜版同时制备上述字线，以降低掩膜版的制备难度，从而提升工艺良率和降低工艺成本；此外，平行设置相邻字线有利于避免相邻字线之间发生短路，以及有利于使得相邻字线之间的应力分布较为均匀，避免应力集中对字线驱动器中晶体管的性能造成影响，有利于保证字线以及字线驱动器阵列的电学性能满足预设要求以及具有较高的稳定性。

相应地，本申请实施例还提供一种存储器，包括依次排列的多个上述字线驱动器阵列，字线驱动器阵列的排列方向与对应的字线的排列方向相同。

图3为本申请实施例提供的存储器的电路结构示意图；图4为本申请实施例提供的存储器的版图结构示意图。

参考图3和图4，示例性地，存储器包括第一字线驱动器阵列11、第二字线驱动器阵列12、第三字线驱动器阵列13以及第四字线驱动器阵列14，不同字线驱动器阵列的结构相同，每一字线驱动器阵列具有依次排列的第一晶体管P1、第三晶体管P3、第零晶体管P0和第二晶体管P2以及相互平行的多条字线，不同字线驱动器阵列连接不同的字线。

具体地，第一字线驱动器阵列11、第二字线驱动器阵列12、第三字线驱动器阵列13以及第四字线驱动器阵列14连接依序设置的不同字线，其中，第一字线驱动器阵列11连接第零字线WL0、第一字线WL1、第二字线WL2以及第三字线WL3，第二字线驱动器阵列12连接第四字线WL4、第五字线WL5、第六字线WL6以及第七字线WL7，第三字线驱动器阵列13连接第八字线WL8、第九字线WL9、第十字线WL10以及第十一字线WL11，第三字线驱动器阵列14连接第十二字线WL12、第十三字线WL13、第十四字线WL14以及第十五字线WL15。

此外，不同的字线驱动器阵列用于接收不同的控制信号。具体地，第一字线驱动器阵列11用于接收第一控制信号MWLa，第二字线驱动器阵列12用于接收第二控制信号MWLb，第三字线驱动器阵列13用于接收第三控制信号MWLc，第四字线驱动器阵列14用于接收第四控制信号MWLd。可以理解的是，不同字线驱动器阵列接收的不同控制信号为类型相同而参数不同的多个控制信号。

在一些实施例中，参考图4，存储器的字线延伸方向为第一方向D1，不同字线驱动器阵列的排列方向为第二方向D2，第一字线驱动器阵列11包括第零零晶体管P00、第一零晶体管P10以及第二零晶体管P20，第二字线驱动器阵列12包括第零一晶体管P01以及第一一晶体管P11，第三字线驱动器阵列13包括第零二晶体管P02，P00、P10以及P20沿第一方向D1排列，P01和P11沿第一方向D1排列，P00、P01以及P02沿第二方向D2排列，P10和P11沿第二方向D2排列，在第二方向D2上，P00的源极和P11的源极至少部分重合，P11的源极和P20的源极至少部分重合，P11的源极位于P00的源极和P20的源极之间。

其中，P00的源极与P11的源极在第一方向D1上的第一间距d1等于P00的源极与P01的漏极在第二方向D2上的第二间距d2，以及等于P10的漏极与P11的源极在第二方向D2的第三间距d3，以及等于P11的源极与P20的源极在第一方向D1上的第四间距d4。也就是说，任意源极与相邻源极在第一方向D1上的间距等于任意源极与相对的另一晶体管的漏极在第二方向D2的间距，其中，“相对”指的是相互朝向且中间没有其他晶体管阻隔，例如P00的源极与P01的漏极为相对关系，P10的漏极与P11的源极为相对关系，P00的源极与P02的源极不是相对关系。

通过控制不同字线驱动器阵列中的晶体管满足上述位置要求，有利于使得晶体管有源区不同方向的应力相同或相近，避免应力集中问题影响有源区的电学性能，保证存储器具有良好的电学信息。其中，应力集中问题可能来源于不同方向厚度不同的浅沟槽隔离结构，当浅沟槽隔离结构对有源区施加应力时，有源区和沟道可能发生形变，导致对应的晶体管的电学性能不满足要求，以及使得不同晶体管的电学性能不同，即缺乏稳定性；此外，应力集中问题还可能导致有源区内部可能生成裂缝，以及使得有源区与接触孔之间出现接触不良问题，导致晶体管出现导电缺陷。

本申请实施例中，由于存储器中不同字线相互平行，在制备上述字线时，可采用同一掩膜版以及同一工艺分别制备不同字线，以减少掩膜版的数量和降低工艺生产的难度，或者，采用具有平行开口图案的掩膜版同时制备上述字线，以降低掩膜版的制备难度，从而提升工艺良率和降低工艺成本；此外，平行设置相邻字线以及使得相邻字线驱动器阵列满足上述位置关系，有利于避免存储器内部出现应力集中问题，以及避免应力集中问题影响存储器的电学性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种字线驱动器阵列，其特征在于，包括：

依次排列的第一晶体管、第三晶体管、第零晶体管和第二晶体管，相互平行的第零字线、第一字线、第二字线以及第三字线，所述第零字线与所述第零晶体管的漏极连接，所述第一字线与所述第一晶体管的漏极连接，所述第二字线与所述第二晶体管的漏极连接，所述第三字线与所述第三晶体管的漏极连接。

2.根据权利要求1所述的字线驱动器阵列，其特征在于，所述第零字线、第一字线、第二字线以及第三字线为直线。

3.根据权利要求2所述的字线驱动器阵列，其特征在于，在字线的排列方向上，相邻晶体管的漏极错开。

4.根据权利要求2所述的字线驱动器阵列，其特征在于，在字线的排列方向上，间隔设置的不同晶体管的漏极错开。

5.根据权利要求1所述的字线驱动器阵列，其特征在于，所述第一字线位于第零字线和第三字线之间。

6.根据权利要求1所述的字线驱动器阵列，其特征在于，所述第二字线位于所述第一字线和所述第三字线之间。

7.根据权利要求1所述的字线驱动器阵列，其特征在于，记晶体管的源极朝向漏极的方向为源漏朝向，相邻晶体管的源漏朝向相反。

8.根据权利要求7所述的字线驱动器阵列，其特征在于，在字线的排列方向上，相邻晶体管的栅极至少部分错开。

9.根据权利要求8所述的字线驱动器阵列，其特征在于，在字线的排列方向上，相邻晶体管的两个漏极位于对应的两个源极之间。

10.根据权利要求9所述的字线驱动器阵列，其特征在于，在字线的排列方向上，所述第三晶体管的漏极位于所述第一晶体管的漏极和源极之间，所述第一晶体管的漏极位于所述第三晶体管的源极和漏极之间。

11.根据权利要求8所述的字线驱动器阵列，其特征在于，在字线的排列方向上，所述第零晶体管的栅极位于所述第一晶体管的栅极和所述第三晶体管的栅极之间。

12.根据权利要求11所述的字线驱动器阵列，其特征在于，在字线的排列方向上，所述第零晶体管的漏极位于所述第一晶体管的漏极和所述第三晶体管的源极之间，所述第零晶体管的源极位于所述第一晶体管的源极和所述第三晶体管的漏极之间。

13.根据权利要求8所述的字线驱动器阵列，其特征在于，在字线的排列方向上，所述第三晶体管的栅极处于所述第零晶体管的栅极和所述第二晶体管的栅极之间。

14.根据权利要求13所述的字线驱动器阵列，其特征在于，在字线的排列方向上，所述第三晶体管的源极位于所述第零晶体管的漏极和所述第二晶体管的源极之间，所述第三晶体管的漏极位于所述第零晶体管的源极和所述第二晶体管的漏极之间。

15.根据权利要求1所述的字线驱动器阵列，其特征在于，相邻晶体管的栅极为同一导电层的不同部分。

16.根据权利要求1所述的字线驱动器阵列，其特征在于，在晶体管的排列方向上，晶体管的源极的宽度大于漏极的宽度。

17.一种存储器，其特征在于，包括：依次排列的多个如权利要求1至16中任一项所述的字线驱动器阵列，所述字线驱动器阵列的排列方向与对应的字线的排列方向相同。

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