TWI825864B - 字線驅動器陣列及記憶體 - Google Patents
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Abstract
本發明實施例涉及半導體領域，提供一種字線驅動器陣列及記憶體，字線驅動器陣列至少包括：依次排列的第一電晶體、第三電晶體、第零電晶體和第二電晶體，相互平行的第零字線、第一字線、第二字線以及第三字線，所述第零字線與所述第零電晶體的汲極連接，所述第一字線與所述第一電晶體的汲極連接，所述第二字線與所述第二電晶體的汲極連接，所述第三字線與所述第三電晶體的汲極連接。本發明實施例有利於提升字線驅動器陣列的電學性能。
Description
本發明實施例涉及半導體領域，特別涉及字線驅動器陣列及記憶體。
隨著科學技術的進步，積體電路結構不斷微縮，構成積體電路結構的元器件的尺寸以及相鄰元器件之間的間距也隨之縮小。隨著相鄰元器件之間的間距逐漸縮小，為避免短路問題，與特定元器件連接的其他元件的工藝餘量也隨之減小，元件的製作難度增大以及不利於改善元件的電學性能；同時，由於相鄰元器件之間的間距逐漸縮小，因此，相鄰元器件中的任一者都更容易受到另一者的影響，例如電磁影響和應力影響。有鑑於此，本發明提出以下技術方案，以解決上述問題。
本發明實施例提供一種字線驅動器陣列及記憶體，至少有利於改善字線驅動器陣列及記憶體的電學性能。
根據本發明的一實施例，提供一種字線驅動器陣列，包括：依次排列的第一電晶體、第三電晶體、第零電晶體和第二電晶體，相互平行的第零字線、第一字線、第二字線以及第三字線，所述第零字線與所述第零電晶體的汲極連接，所述第一字線與所述第一電晶體的汲極連接，所述第二字線
與所述第二電晶體的汲極連接，所述第三字線與所述第三電晶體的汲極連接。
根據本發明的另一實施例，提供一種記憶體，包括：依次排列的多個上述字線驅動器陣列，所述字線驅動器陣列的排列方向與對應的字線的排列方向相同。
本發明實施例提供的技術方案至少具有以下優點：上述技術方案中，第零字線、第一字線、第二字線以及第三字線相互平行，在製備上述字線時，可採用同一遮罩版以及同一工藝分別製備不同字線，以減少遮罩版的數量和降低工藝生產的難度，或者，採用具有平行開口圖案的遮罩版同時製備上述字線，以降低遮罩版的製備難度，從而提升工藝良率和降低工藝成本；此外，平行設置相鄰字線有利於避免相鄰字線之間發生短路，以及有利於使得相鄰字線之間的應力分佈較為均勻，避免應力集中對字線驅動器中電晶體的性能造成影響，有利於保證字線以及字線驅動器陣列的電學性能滿足預設要求以及具有較高的穩定性。
11:第一字線驅動器陣列
12:第二字線驅動器陣列
13:第三字線驅動器陣列
14:第四字線驅動器陣列
P0:第零電晶體
P00:第零零電晶體
P01:第零一電晶體
P02:第零二電晶體
P10:第一零電晶體
P11:第一一電晶體
P20:第二零電晶體
P1:第一電晶體
P2:第二電晶體
P3:第三電晶體
WL0:第零字線
WL1:第一字線
WL2:第二字線
WL3:第三字線
WL4:第四字線
WL5:第五字線
WL6:第六字線
WL7:第七字線
WL8:第八字線
WL9:第九字線
WL10:第十字線
WL11:第十一字線
WL12:第十二字線
WL13:第十三字線
WL14:第十四字線
WL15:第十五字線
MWLa:第一控制信號
MWLb:第二控制信號
MWLc:第三控制信號
MWLd:第四控制信號
d1:第一間距
d2:第二間距
d3:第三間距
d4:第四間距
D1:第一方向
D2:第二方向
D3:第三方向
一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，除非有特別申明，附圖中的圖不構成比例限制。
第1圖為本發明實施例提供的字線驅動器陣列的電路結構示意圖；第2圖為本發明實施例提供的字線驅動器陣列的版圖結構示意圖；第3圖為本發明實施例提供的記憶體的電路結構示意圖；第4圖為本發明實施例提供的記憶體的版圖結構示意圖。
下面將結合附圖對本發明的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本發明各實施例中，為了使讀者更好地理解本發明而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本發明所要求保護的技術方案。
第1圖為本發明實施例提供的字線驅動器陣列的電路結構示意圖；第2圖為本發明實施例提供的字線驅動器陣列的版圖結構示意圖。
參考第1圖和第2圖，字線驅動器陣列包括：依次排列的第一電晶體P1、第三電晶體P3、第零電晶體P0和第二電晶體P2，相互平行的第零字線WL0、第一字線WL1、第二字線WL2以及第三字線WL3，第零字線WL0與第零電晶體P0的汲極連接，第一字線WL1與第一電晶體P1的汲極連接，第二字線WL2與第二電晶體P2的汲極連接，第三字線WL3與第三電晶體P3的汲極連接。
以下將結合附圖對本發明實施例進行更為詳細的說明。
參考第1圖，本發明實施例以第零電晶體P0、第一電晶體P1、第二電晶體P2以及第三電晶體P3均為PMOS作為示例進行說明，第零電晶體P0、第一電晶體P1、第二電晶體P2以及第三電晶體P3的閘極用於接收同一控制信號，具體為第一控制信號MWLa；在其他實施例中，第2圖所示第零電晶體P0、第一電晶體P1、第二電晶體P2以及第三電晶體P3還可以為NMOS。
需要說明的是，相互平行的不同字線可以是曲線平行或直線平行，無論是曲線平行還是直線平行，在實際電路中，不同字線都不會發生短接或交叉，且經過平移，不同字線可以重合。在實際應用過程中，可以根據
實際需要將不同字線設置為曲線平行或直線平行，曲線平行和直線平行的區別僅在於字線為直線還是曲線，即字線在延伸過程中是否需要拐彎。
在一些實施例中，第零字線WL0、第一字線WL1、第二字線WL2以及第三字線WL3為直線，也就是說，字線在延伸過程中不需要拐彎。如此，有利於降低字線的製備難度，以及使得字線在延伸過程中受到相對均勻的應力，避免應力集中問題導致字線發生變形、生成裂縫甚至斷路，保證字線具有良好的信號傳輸性能；此外，有利於避免字線在形成過程中出現的製備不均勻問題，即局部字線的橫截面積較小，保證字線具有較小的單位長度電阻。
本發明實施例中，不同字線均沿第一方向D1延伸，第零字線WL0、第一字線WL1、第二字線WL2以及第三字線WL3沿第二方向D2排列，第一方向D1垂直於第二方向D2。
在一些實施例中，在字線的排列方向上，相鄰電晶體的汲極錯開。由於字線為直線，字線通過接觸孔與對應電晶體的汲極電連接，設置相鄰電晶體的汲極在第二方向D2上錯開，有利於使得與相鄰電晶體連接的不同字線之間具有較大的間距，進而使得每一字線具有較大的工藝餘量以及不同字線之間具有較小的寄生電容，從而降低字線的電阻和提升字線的信號傳輸速率。需要說明的是，上述錯開包括部分錯開和完全錯開。
此外，與相鄰電晶體的汲極連接的不同字線不一定為相鄰字線，例如與P1連接的WL1和與P3連接的WL3、與P3連接的WL3和與P0連接的WL0以及與P0連接的WL0和與P2連接的WL2均不為相鄰字線，在不為相鄰字線的情況下，控制兩者之間具有較大的間距，有利於使得位於中間的其他字線具有較大的工藝餘量，從而使得字線在延伸方向具有較大的橫截面積和較小的電阻，保證字線具有較好的電學性能。
此外，在一些實施例中，在字線的排列方向上，間隔設置的不同電晶體的汲極錯開。其中，在間隔設置的不同電晶體之間還設置有其他電晶體，與間隔設置的不同電晶體連接的不同字線可能為相鄰字線，例如與P1連接的WL1和與P0連接的WL0為相鄰字線，與P3連接的WL3和與P2連接的WL2為相鄰字線，通過控制間隔設置的不同電晶體的汲極錯開，有利於使得相鄰字線具有較大的工藝餘量，從而使得相鄰字線具有較大的橫截面積以及相鄰字線之間具有較大的間距，進而使得相鄰字線之間具有較小的傳輸延遲和較快的傳輸速率。
在一些實施例中，在第一方向D1上，第一電晶體P1、第三電晶體P3、第零電晶體P0和第二電晶體P2依次排列，在第二方向D2上，第零字線WL0、第一字線WL1、第二字線WL2以及第三字線WL3依次排列。也就是說，第一字線WL1位於第零字線WL0和第三字線WL3之間，第二字線WL2位於第一字線WL1和第三字線WL3之間。
在一些實施例中，記電晶體的源極朝向汲極的方向為源汲朝向，相鄰電晶體的源汲朝向相反。參考第2圖，間隔設置的第一電晶體P1和第零電晶體P0的源汲朝向為第三方向D3，間隔設置的第二電晶體P2和第三電晶體P3的源汲朝向為第二方向D2，第二方向D2與第三方向D3為相反的不同方向。
其中，在一些實施例中，在字線排列方向上，相鄰電晶體的閘極至少部分錯開。電晶體的閘極可視為位於源極和汲極之間的導電層，通過控制相鄰電晶體的閘極至少部分錯開，可有效調整每一電晶體的源極和汲極的位置，避免相鄰電晶體的源汲在第二方向D2上較多地重合，從而保證每一電晶體能夠與外部元器件有效連接。示例性地，參考第2圖，在第二方向D2上，通過控制P1的閘極與P3的閘極錯開，能夠避免第一電晶體P1的源汲與第二電
晶體P2的源汲在第二方向D2上存在較多重合，從而使得第一電晶體P1的源極和第二電晶體P2的源極能夠更好地和外部元器件連接。
相應地，在一些實施例中，在字線排列方向上，間隔設置的不同電晶體的閘極至少部分錯開。無論相鄰電晶體的源汲朝向是否相同，控制間隔設置的不同電晶體的閘極至少部分錯開，有利於避免間隔設置的不同電晶體的汲極在第二方向D2上較多地重合，從而使得與汲極連接的不同字線在第二方向上D2具有較大的間距和較大的工藝餘量，以形成直線字線。
示例性地，參考第2圖，在第二方向D2上，第一電晶體P1的汲極與第零電晶體P0的汲極錯開，與P0和P1連接的WL0和WL1呈現直線，且WL0和WL1在第二方向D2可具有較大的寬度和較大的間距，將字線設置為直線有利於避免拐彎導致的短路和斷路，設置字線具有較大的寬度有利於增加字線的橫截面積和減小字線的電阻，設置相鄰字線具有較大的間距有利於抑制相鄰字線之間的寄生電容，保證字線具有良好的信號傳輸性能。
在一些實施例中，在字線的排列方向上，相鄰電晶體的兩個汲極位於對應的兩個源極之間。參考第2圖，以相鄰的第一電晶體P1和第三電晶體P3作為示例，在第二方向D2上，第一電晶體P1的汲極和第三電晶體P3的汲極位於第一電晶體P1的源極和第三電晶體P3的源極之間。需要說明的是，本發明實施例在比較不同電晶體的源汲極在第二方向D2上的位置關係時，以源極和汲極平行於第一方向D1的中心線作為基準。
其中，在字線的排列方向上，第三電晶體P3的汲極位於第一電晶體P1的源極和汲極之間，第一電晶體P1的汲極位於第三電晶體P3的源極和汲極之間；相應地，第零電晶體P0的汲極位於第三電晶體P3的源極和汲極之間，第三電晶體P3的汲極位於第零電晶體P0的源極和汲極之間；相應地，第
二電晶體P2的汲極位於第零電晶體P0的源極和汲極之間，第零電晶體P0的汲極位於第二電晶體P2的源極和汲極之間。
在一些實施例中，參考第2圖，在字線的排列方向上，第零電晶體P0的閘極位於第一電晶體P1和第三電晶體P3的閘極之間；進一步地，在不同電晶體的汲極尺寸相同的情況下，第零電晶體P0的汲極位於第一電晶體P1的汲極和第三電晶體P3的源極之間；在不同電晶體的源極尺寸相同的情況下，第零電晶體P0的源極位於第一電晶體P1的源極和第三電晶體P3的汲極之間。其中，汲極尺寸相同至少包括在字線排列方向上不同汲極的寬度相同，源極尺寸相同至少包括在字線排列方向上不同源極的寬度相同，寬度方向與字線排列方向相同。
在一些實施例中，在字線的排列方向上，第三電晶體P3的閘極位於第零電晶體P0和第二電晶體P2的閘極之間；進一步地，在不同電晶體的汲極尺寸相同的情況下，第三電晶體P3的汲極位於第零電晶體P0的汲極和第二電晶體P2的源極之間；在不同電晶體的源極尺寸相同的情況下，第三電晶體P3的源極位於第零電晶體P0的源極和第二電晶體P2的汲極之間。
在一些實施例中，相鄰電晶體的閘極為同一導電層的不同部分。本發明實施例中，字線驅動器陣列中不同PMOS共用同一導電層，即不同電晶體的閘極為同一導電層的不同部分，導電層可以是單層結構或多層結構，導電層的材料包括金屬、金屬化合物或摻雜半導體中的至少一者，金屬包括鉭或鎢，金屬化合物包括氮化鈦，摻雜半導體包括摻雜多晶矽。
本發明實施例中，導電層不僅位於電晶體汲極朝向源極的一側，還位於汲極另外的相對兩側；此外，若在第二方向D2上，某一源極與某一相鄰的汲極部分重合，或者在第一方向D1上，某一源極與某一相鄰的汲極距離較近，例如第三電晶體P3的源極和第零電晶體P0的汲極，第三電晶體P3的汲
極和第零電晶體P0的源極，上述共用的導電層還延伸至兩者之間，以抑制相鄰有源區之間的電子串擾，保證字線驅動器陣列具有良好的電學性能。
本發明實施例中，以第一電晶體P1為基準，第三電晶體P3相當於複製第一電晶體P1並調整源汲朝向，以及將整體位置沿第三方向D3移動一定距離，以使得在第三方向D3上，第三電晶體P3的汲極位於第一電晶體P1的汲極和源極之間；進一步地，以第一電晶體P1和第三電晶體P3為基準，第零電晶體P0和第二電晶體P2相當於複製第一電晶體P1和第三電晶體P3並將整體沿第三方向D3移動一定距離，以使得在第三方向D3上，第零電晶體P0的源極位於第一電晶體P1的源極和第三電晶體P3的汲極之間。
本發明實施例中，在電晶體的排列方向上，電晶體的源極的寬度大於汲極的寬度，其中，寬度方向與電晶體的排列方向相同。根據第2圖所示內容可知，導電層並未圍繞電晶體的源極，在電晶體的排列方向上，即第一方向D1上，源極的寬度可調，通過調整源極的寬度，可以調整源極鄰近區域的應力分佈，以避免應力集中問題對字線驅動器陣列的性能造成影響。
本一些實施例中，在電晶體的排列方向上，不同電晶體的源極錯開，參考第2圖，以相鄰的第一電晶體P1和第三電晶體P3作為示例，在第一方向D1上，第一電晶體P1的源極和第三電晶體P3的源極錯開；在其他實施例中，在第一方向D1上，第一電晶體P1的源極和第三電晶體P3的源極至少部分重合。
本發明實施例中，第零字線、第一字線、第二字線以及第三字線相互平行，在製備上述字線時，可採用同一遮罩版以及同一工藝分別製備不同字線，以減少遮罩版的數量和降低工藝生產的難度，或者，採用具有平行開口圖案的遮罩版同時製備上述字線，以降低遮罩版的製備難度，從而提升工藝良率和降低工藝成本；此外，平行設置相鄰字線有利於避免相鄰字線之
間發生短路，以及有利於使得相鄰字線之間的應力分佈較為均勻，避免應力集中對字線驅動器中電晶體的性能造成影響，有利於保證字線以及字線驅動器陣列的電學性能滿足預設要求以及具有較高的穩定性。
相應地，本發明實施例還提供一種記憶體，包括依次排列的多個上述字線驅動器陣列，字線驅動器陣列的排列方向與對應的字線的排列方向相同。
第3圖為本發明實施例提供的記憶體的電路結構示意圖；第4圖為本發明實施例提供的記憶體的版圖結構示意圖。
參考第3圖和第4圖，示例性地，記憶體包括第一字線驅動器陣列11、第二字線驅動器陣列12、第三字線驅動器陣列13以及第四字線驅動器陣列14，不同字線驅動器陣列的結構相同，每一字線驅動器陣列具有依次排列的第一電晶體P1、第三電晶體P3、第零電晶體P0和第二電晶體P2以及相互平行的多條字線，不同字線驅動器陣列連接不同的字線。
具體地，第一字線驅動器陣列11、第二字線驅動器陣列12、第三字線驅動器陣列13以及第四字線驅動器陣列14連接依序設置的不同字線，其中，第一字線驅動器陣列11連接第零字線WL0、第一字線WL1、第二字線WL2以及第三字線WL3，第二字線驅動器陣列12連接第四字線WL4、第五字線WL5、第六字線WL6以及第七字線WL7，第三字線驅動器陣列13連接第八字線WL8、第九字線WL9、第十字線WL10以及第十一字線WL11，第四字線驅動器陣列14連接第十二字線WL12、第十三字線WL13、第十四字線WL14以及第十五字線WL15。
此外，不同的字線驅動器陣列用於接收不同的控制信號。具體地，第一字線驅動器陣列11用於接收第一控制信號MWLa，第二字線驅動器陣列12用於接收第二控制信號MWLb，第三字線驅動器陣列13用於接收第三
控制信號MWLc，第四字線驅動器陣列14用於接收第四控制信號MWLd。可以理解的是，不同字線驅動器陣列接收的不同控制信號為類型相同而參數不同的多個控制信號。
在一些實施例中，參考第4圖，記憶體的字線延伸方向為第一方向D1，不同字線驅動器陣列的排列方向為第二方向D2，第一字線驅動器陣列11包括第零零電晶體P00、第一零電晶體P10以及第二零電晶體P20，第二字線驅動器陣列12包括第零一電晶體P01以及第一一電晶體P11，第三字線驅動器陣列13包括第零二電晶體P02，P00、P10以及P20沿第一方向D1排列，P01和P11沿第一方向D1排列，P00、P01以及P02沿第二方向D2排列，P10和P11沿第二方向D2排列，在第二方向D2上，P00的源極和P11的源極至少部分重合，P11的源極和P20的源極至少部分重合，P11的源極位於P00的源極和P20的源極之間。
其中，P00的源極與P11的源極在第一方向D1上的第一間距d1等於P00的源極與P01的汲極在第二方向D2上的第二間距d2，以及等於P10的汲極與P11的源極在第二方向D2的第三間距d3，以及等於P11的源極與P20的源極在第一方向D1上的第四間距d4。也就是說，任意源極與相鄰源極在第一方向D1上的間距等於任意源極與相對的另一電晶體的汲極在第二方向D2的間距，其中，“相對”指的是相互朝向且中間沒有其他電晶體阻隔，例如P00的源極與P01的汲極為相對關係，P10的汲極與P11的源極為相對關係，P00的源極與P02的源極不是相對關係。
通過控制不同字線驅動器陣列中的電晶體滿足上述位置要求，有利於使得電晶體有源區不同方向的應力相同或相近，避免應力集中問題影響有源區的電學性能，保證存儲器具有良好的電學資訊。其中，應力集中問題可能來源於不同方向厚度不同的淺溝槽隔離結構，當淺溝槽隔離結構對有源
區施加應力時，有源區和溝道可能發生形變，導致對應的電晶體的電學性能不滿足要求，以及使得不同電晶體的電學性能不同，即缺乏穩定性；此外，應力集中問題還可能導致有源區內部可能生成裂縫，以及使得有源區與接觸孔之間出現接觸不良問題，導致電晶體出現導電缺陷。
本發明實施例中，由於記憶體中不同字線相互平行，在製備上述字線時，可採用同一遮罩版以及同一工藝分別製備不同字線，以減少遮罩版的數量和降低工藝生產的難度，或者，採用具有平行開口圖案的遮罩版同時製備上述字線，以降低遮罩版的製備難度，從而提升工藝良率和降低工藝成本；此外，平行設置相鄰字線以及使得相鄰字線驅動器陣列滿足上述位置關係，有利於避免記憶體內部出現應力集中問題，以及避免應力集中問題影響記憶體的電學性能。
本領域的普通技術人員可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明的精神和範圍。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各自更動與修改，因此本發明的保護範圍應當以專利範圍限定的範圍為準。
P0:第零電晶體
P1:第一電晶體
P2:第二電晶體
P3:第三電晶體
WL0:第零字線
WL1:第一字線
WL2:第二字線
WL3:第三字線
D1:第一方向
D2:第二方向
D3:第三方向
Claims (9)
- 一種字線驅動器陣列，包括：依次排列的第一電晶體、第三電晶體、第零電晶體和第二電晶體，相互平行的第零字線、第一字線、第二字線以及第三字線，所述第零字線與所述第零電晶體的汲極連接，所述第一字線與所述第一電晶體的汲極連接，所述第二字線與所述第二電晶體的汲極連接，所述第三字線與所述第三電晶體的汲極連接；所述第一字線位於所述第零字線和所述第三字線之間；和/或所述第二字線位於所述第一字線和所述第三字線之間。
- 如請求項1所述的字線驅動器陣列，其中，所述第零字線、第一字線、第二字線以及第三字線為直線；可選地，在字線的排列方向上，相鄰電晶體的汲極錯開；可選地，在字線的排列方向上，間隔設置的不同電晶體的汲極錯開。
- 如請求項1所述的字線驅動器陣列，其中，記電晶體的源極朝向汲極的方向為源汲朝向，相鄰電晶體的源汲朝向相反。
- 如請求項3所述的字線驅動器陣列，其中，在字線的排列方向上，相鄰電晶體的閘極至少部分錯開。
- 如請求項4所述的字線驅動器陣列，其中，在字線的排列方向上，相鄰電晶體的兩個汲極位於對應的兩個源極之間；可選地，在字線的排列方向上，所述第三電晶體的汲極位於所述第一電晶體的汲極和源極之間，所述第一電晶體的汲極位於所述第三電晶體的源極和汲極之間。
- 如請求項4所述的字線驅動器陣列，其中，在字線的排列方向上，所述第零電晶體的閘極位於所述第一電晶體的閘極和所述第三電晶體的閘極之間；可選地，在字線的排列方向上，所述第零電晶體的汲極位於所述第一電晶體的汲極和所述第三電晶體的源極之間，所述第零電晶體的源極位於所述第一電晶體的源極和所述第三電晶體的汲極之間。
- 如請求項4所述的字線驅動器陣列，其中，在字線的排列方向上，所述第三電晶體的閘極處於所述第零電晶體的閘極和所述第二電晶體的閘極之間；可選地，在字線的排列方向上，所述第三電晶體的源極位於所述第零電晶體的汲極和所述第二電晶體的源極之間，所述第三電晶體的汲極位於所述第零電晶體的源極和所述第二電晶體的汲極之間。
- 如請求項1所述的字線驅動器陣列，其中，相鄰電晶體的閘極為同一導電層的不同部分；和/或，在電晶體的排列方向上，電晶體的源極的寬度大於汲極的寬度。
- 一種記憶體，包括：依次排列的多個如請求項1至8中任一項所述的字線驅動器陣列，所述字線驅動器陣列的排列方向與對應的字線的排列方向相同。
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Citations (1)
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|---|---|---|---|---|
| TW201324531A (zh) * | 2011-12-15 | 2013-06-16 | Sk Hynix Inc | 次字元線驅動器及半導體積體電路裝置 |
Family Cites Families (11)
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|---|---|---|---|---|
| US7359280B2 (en) | 2005-01-24 | 2008-04-15 | Samsung Electronics Co., Ltd. | Layout structure for sub word line drivers and method thereof |
| KR100735610B1 (ko) * | 2005-01-24 | 2007-07-04 | 삼성전자주식회사 | 서브 워드라인 드라이버들의 레이아웃구조 |
| JP2011054255A (ja) * | 2009-09-04 | 2011-03-17 | Panasonic Corp | 半導体集積回路 |
| US8654591B2 (en) * | 2010-12-29 | 2014-02-18 | Eon Silicon Solution Inc. | Local word line driver and flash memory array device thereof |
| US8895437B2 (en) * | 2012-06-15 | 2014-11-25 | Sandisk 3D Llc | Method for forming staircase word lines in a 3D non-volatile memory having vertical bit lines |
| JP6120739B2 (ja) * | 2013-09-17 | 2017-04-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN112349320B (zh) * | 2019-08-06 | 2024-08-23 | 长鑫存储技术有限公司 | 字线驱动电路及存储单元 |
| KR20210110012A (ko) * | 2020-02-28 | 2021-09-07 | 에스케이하이닉스 주식회사 | 서브 워드라인 드라이버 |
| US11322197B1 (en) * | 2020-10-21 | 2022-05-03 | Arm Limited | Power-gating techniques with buried metal |
| US12027232B2 (en) * | 2021-07-29 | 2024-07-02 | Changxin Memory Technologies, Inc. | Word line driver circuit and memory |
| US11631461B2 (en) * | 2021-09-16 | 2023-04-18 | Macronix International Co., Ltd. | Three dimension memory device |
-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201324531A (zh) * | 2011-12-15 | 2013-06-16 | Sk Hynix Inc | 次字元線驅動器及半導體積體電路裝置 |
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