CN115700031A - 包含体育场结构的微电子装置以及相关存储器装置和电子系统 - Google Patents

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Abstract

一种微电子装置包括块、接触结构、填充通孔和基底结构。所述块各自具有以层布置的导电结构和绝缘结构的竖直交替序列。每个块包括正向阶梯结构和反向阶梯结构。所述接触结构在所述块中的第一块的所述正向阶梯结构的台阶上和与所述块中的所述第一块水平相邻的所述块中的第二块的所述反向阶梯结构的额外台阶上。所述填充通孔在所述块中的所述第一块的所述反向阶梯结构的水平边界内延伸穿过所述块中的所述第一块的部分且在所述块中的所述第二块的所述正向阶梯结构的水平边界内延伸穿过所述块中的所述第二块的部分。所述基底结构位于所述块下面且包括耦合到所述填充通孔的晶体管。

Description

包含体育场结构的微电子装置以及相关存储器装置和电子 系统
优先权申请
本申请要求2020年6月12日提交的针对“包含体育场结构的微电子装置以及相关存储器装置和电子系统(Microelectronic Devices Including Stadium Structures,andRelated Memory Devices and Electronic Systems)”的第16/900,204号美国专利申请的申请日的权益。
技术领域
本公开的实施例涉及微电子装置设计和制造的领域。更具体地，本公开的实施例涉及包含体育场结构的微电子装置以及相关存储器装置和电子系统。
背景技术
微电子行业的持续目标是增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器单元数目)。增加非易失性存储器装置中的存储器密度的一种方式是使用三维(3D)存储器阵列架构。常规3D存储器阵列包含延伸穿过导电结构层(例如，局部字线、局部存取线)中的开口的竖直存储器串和所述竖直存储器串与导电结构的每个结处的绝缘材料。相比于具有常规平面(例如，二维)晶体管布置的结构，此配置准许通过在裸片上朝上(例如，竖直)构建阵列来使更多数目的开关装置(例如，晶体管)位于裸片区域的单元(即，所消耗的有源表面的长度和宽度)中。
常规3D存储器阵列包含层的导电结构与基底结构内的控制逻辑装置(例如，串驱动器、字线驱动器、存取线驱动器)之间的电连接，使得3D存储器阵列中的存储器单元可以被唯一地选择用于写入、读取或擦除操作。形成此类电连接的一种方法包含在层的边缘(例如，水平端)处形成至少一个所谓的“阶梯”(或“阶梯式”)结构。阶梯结构包含定义导电结构的接触区域的单独的“台阶”。控制逻辑装置的组件可以被设置成借助于布线和互连结构与阶梯结构的台阶电连通，从而与3D存储器阵列的导电结构和存储器单元电连通。
然而，随着3D存储器阵列中的存储器单元的数目增加，将3D存储器阵列的存储器单元电连接到基底结构内的控制逻辑装置的组件产生了与促进电连接所需的布线和互连结构的数量和尺寸增加相关联的大小设计和间距复杂性。另外，在基底结构内采用的不同控制逻辑装置的数量、尺寸和布置也可能不期望地阻碍3D存储器阵列的大小减小、3D存储器阵列存储密度的增加和/或制造成本的降低。
发明内容
在一些实施例中，一种微电子装置包括块、导电接触结构、导电填充通孔和基底结构。所述块各自具有以层布置的导电结构和绝缘结构的竖直交替序列。所述块中的每个块包括：正向阶梯结构，其具有包括所述层的边缘的台阶；以及反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述层的额外边缘的额外台阶。所述导电接触结构在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块在第一方向上水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上。所述导电填充通孔在所述块中的所述第一块的所述反向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第一块的部分且在所述块中的所述第二块的所述正向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第二块的部分。所述基底结构位于所述块下面且包括耦合到所述导电填充通孔的晶体管。
在额外实施例中，一种存储器装置包括具有串驱动器电路的基底结构、覆在所述基底结构上面的存储器结构、第一导电布线结构和第二导电布线结构。所述串驱动器电路包括成对偶数行串驱动器晶体管；以及成对奇数行串驱动器晶体管，其与所述成对所述偶数行串驱动器晶体管水平交替。所述存储器结构覆在所述基底结构上面且包括各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块。所述块包括偶数块，其竖直覆在所述成对偶数行串驱动器晶体管上面；以及奇数块，其竖直覆在所述成对奇数行串驱动器晶体管上面且与所述偶数块水平交替。所述第一导电布线结构耦合所述偶数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第一偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第一奇数行的所述串驱动器晶体管。所述第二导电布线结构耦合所述奇数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第二偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第二奇数行的所述串驱动器晶体管。
在其它实施例中，3D NAND快闪存储器装置包括存储器结构、至少一个体育场结构、导电接触结构、额外导电结构、竖直延伸的存储器单元串以及基底结构。所述存储器结构包括各自具有层的块，所述层包括导电结构和与所述导电结构竖直相邻的绝缘结构。所述至少一个体育场结构在所述存储器结构的每个块的接触区内。所述至少一个体育场结构包括相对阶梯结构，所述相对阶梯结构各自具有包括所述块的所述层的边缘的台阶。所述导电接触结构在所述块中的至少一个块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶上和与所述块中的所述至少一个块水平相邻的所述块中的至少一个其它块的所述相对阶梯结构中的第二相对阶梯结构上。所述额外导电结构在所述块中的所述至少一个块的所述相对阶梯结构中的第二相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个块，且在所述块中的所述至少一个其它块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块。所述竖直延伸的存储器单元串在所述存储器结构的每个块的存储器阵列区内。所述基底结构竖直位于所述存储器结构下面且包括在所述存储器结构的每个块的所述接触区的水平边界内的串驱动器电路。所述串驱动器电路包括耦合到所述额外导电结构且耦合到全局字线的多行串驱动器晶体管。
在另外其它实施例中，一种电子系统包括输入装置、输出装置、可操作地耦合到所述输入装置和所述输出装置的处理器装置，以及可操作地耦合到所述处理器装置的存储器装置。所述存储器装置包括块、导电接触结构、导电填充通孔、互连结构、额外互连结构和基底结构。所述块各自具有以层布置的导电结构和绝缘结构的竖直交替序列。每个块包括正向阶梯结构，其具有包括所述块的所述层的边缘的台阶；以及反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述块的所述层的额外边缘的额外台阶。所述导电接触结构在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上。所述导电填充通孔在所述块中的所述第一块的所述反向阶梯结构的所述额外台阶处竖直延伸穿过所述块中的所述第一块且在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块。所述互连结构将所述块中的所述第一块的所述正向阶梯结构的所述台阶上的一组所述导电接触结构耦合到在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块的一组所述导电填充通孔。所述额外互连结构将所述块中的所述第二块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构耦合到所述块中的所述第一块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构。所述基底结构位于所述块下面并且包括耦合到所述导电填充通孔的多行串驱动器晶体管。
附图说明
图1是根据本公开的实施例的设备的简化侧视示意图。
图2是根据本公开的实施例的图1所示微电子装置的基底结构的简化局部平面图。
图3A是根据本公开的实施例的图1所示微电子装置的存储器结构的简化局部平面图。
图3B是关于图3A所示的线A1-A1的图3A所示存储器结构的简化局部横截面图。
图3C是关于图3A所示的线B1-B1的图3A所示存储器结构的简化局部横截面图。
图4A是根据本公开的额外实施例的图1所示微电子装置的存储器结构的简化局部平面图。
图4B是关于图4A所示的线A2-A2的图4A所示存储器结构的简化局部横截面图。
图4C是关于图4A所示的线B2-B2的图4A所示存储器结构的简化局部横截面图。
图5A是根据本公开的其它实施例的图1所示微电子装置的存储器结构的简化局部平面图。
图5B是关于图5A所示的线A3-A3的图5A所示存储器结构的简化局部横截面图。
图5C是关于图5A所示的线B3-B3的图5A所示存储器结构的简化局部横截面图。
图6是示出根据本公开的实施例的电子系统的示意性框图。
具体实施方式
以下描述提供具体细节，例如材料组成、形状和大小，以便提供对本公开的实施例的充分描述。然而，所属领域的技术人员将理解，可在不采用这些具体细节的情况下实践本公开的实施例。实际上，可结合行业中采用的常规微电子装置制造技术实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的完整过程流程。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。可通过常规制造技术执行从结构形成完整微电子装置的额外动作。
本文呈现的附图仅出于说明性目的，且并不意在为任何特定材料、组件、结构、装置或系统的实际视图。由于例如制造技术和/或公差等原因，将预期与图中描绘的形状不同的变化。因此，本文描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏差。例如，所示或描述为盒形的区可能具有粗略和/或非线性特征，且所示或描述为圆形的区域可能包含一些粗略和/或线性特征。此外，所示的锐角可以是圆角，且反之亦然。因此，图中所示的区在性质上是示意性的，且其形状并不意在说明区的精确形状并且不限制本发明权利要求的范围。附图未必按比例绘制。此外，图之间的共同元件可保留相同数字标号。
如本文所使用，“存储器装置”意指并包含呈现存储器功能但不必限于存储器功能的微电子装置。换句话说且仅借助于非限制性实例，术语“存储器装置”不仅包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如，芯片上系统(SoC))、组合逻辑和存储器的微电子装置，以及并入有存储器的图形处理单元(GPU)。
如本文所使用，术语“竖直”、“纵向”、“水平”和“横向”是参考结构的主平面且未必由地球重力场限定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对较大面积的结构的表面限定。
如本文所使用，描述为彼此“相邻”的特征(例如，区、材料、结构、装置)意指并包含彼此最接近(例如，最靠近)定位的所公开标识(或多个标识)的特征。不匹配“相邻”特征的所公开标识(或多个标识)的额外特征(例如，额外区、额外材料、额外结构、额外装置)可设置在“相邻”特征之间。换句话说，“相邻”特征可定位成彼此直接邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意指并包含彼此竖直最接近(例如，竖直最靠近)定位的所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征意指并包含彼此水平最接近(例如，水平最靠近)定位的所公开标识(或多个标识)的特征。
如本文所使用，空间上相对术语，例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前”、“后”、“左”、“右”等，可用于简化说明以描述一个元件或特征与另一元件或特征的关系，如图中所图示。除非另外指定，否则除图中所描绘的定向之外，空间相对术语意在涵盖材料的不同定向。例如，如果图中的材料倒转，则描述为在其它元件或特征“下方”、“下面”、“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”、或“顶部上”。因此，术语“下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒转、翻转)，且本文中所用的空间相对描述词可相应地进行解释。
如本文所使用，单数形式“一(a/an)”和“所述(the)”意在同样包含复数形式，除非上下文另外明确指示。
如本文所使用，“和/或”包含相关联的所列项中的一或多者的任何以及所有组合。
如本文所使用，术语“被配置成”是指至少一个结构和至少一个设备中的一或多个的以预定方式促进所述结构和所述设备中的一或多个的操作的大小、形状、材料组成、定向和布置。
如本文所使用，术语“导电材料”意指并包含具有以下各项中的一或多项的材料：至少一种金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))；至少一种合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co和Ni和Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)；至少一种导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))；以及至少一种含导电金属的材料(例如，导电金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)和氮化钛铝(TiAlN)中的一或多种；导电金属硅化物；导电金属碳化物；导电金属氧化物，例如氧化铱(IrO)和氧化钌(RuO)中的一或多种)。另外，“导电结构”意指并包含由导电材料形成和包含所述导电材料的结构。
如本文所使用，术语“电绝缘材料”意指并包含至少一种介电材料，例如以下各项中的一或多项：至少一种介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)和氧化镁(MgOx)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(SiNy))、至少一种介电氧氮化物材料(例如，氧氮化硅(SiOxNy))和至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(SiOxCzNy))。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子和额外元素(如果存在)的“z”个原子针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比而非严格的化学结构，因此介电材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文所使用，术语“非化学计量化合物”意指且包含具有无法由明确限定的自然数的比率表示且违反定比定律的某一元素组成的化合物。另外，“绝缘结构”意指并包含由电绝缘材料形成和包含所述电绝缘材料的结构。
如本文所使用，短语“耦合到”是指可操作地彼此连接的结构，例如通过直接欧姆连接或通过间接连接(例如，借助于另一结构)电连接的结构。
如本文所使用，提及给定参数、属性或条件的术语“基本上”意指并包含所属领域的普通技术人员将理解的给定参数、属性或条件满足某种程度的差异(例如在可接受公差内)的程度。借助于实例，根据基本上满足的特定参数、属性或条件，参数、属性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或甚至满足100.0％。
如本文所使用，提及特定参数的数值的“约”或“大致”包含所述数值和所属领域的技术人员将理解的处于所述特定参数的可接受公差内的数值差异程度。例如，提及数值的“约”或“大致”可包含额外数值，所述额外数值在所述数值的90.0％至110.0％范围内，例如在所述数值的95.0％至105.0％范围内、在所述数值的97.5％至102.5％范围内、在所述数值的99.0％至101.0％范围内、在所述数值的99.5％至100.5％范围内，或在所述数值的99.9％至100.1％范围内。
图1示出根据本公开的实施例的微电子装置100(例如，3D存储器装置，例如3DNAND快闪存储器装置)的简化侧视示意图。如图1所示，微电子装置100包含基底结构102和覆在基底结构102上面的存储器结构104。如图1所示，微电子装置100可包含至少两个存储器阵列区108，以及(例如，在X方向上)水平插入于所述至少两个存储器阵列区108之间的至少一个接触区110。下文参考图2、3A至3B、4A至4C和5A至5C进一步详细描述微电子装置100(包含基底结构102和存储器结构104的组件)的在其不同区(例如，存储器阵列区108、接触区110)内的组件(例如，特征、结构、装置)。
图2示出在图1所示微电子装置100的接触区110的水平边界(例如，在X方向和Y方向上)内的微电子装置100的基底结构102的简化局部平面图。如图2所示，在接触区110的水平边界内，基底结构102包含串驱动器电路112(例如，存取线驱动器电路、字线驱动器电路)，其与覆在基底结构102上面的存储器结构104(图1)的块114可操作地相关联。块114包含偶数块114A和奇数块114B的水平交替(例如，在Y方向上)序列。串驱动器电路112包含串驱动器晶体管116(例如，传递晶体管、存取晶体管)，其以在X方向上水平延伸的行和在与X方向正交的Y方向上水平延伸的列布置。另外，基底结构102进一步包含耦合到串驱动器晶体管116且在X方向上水平延伸的块选择线118(例如，块启用线)；以及耦合到串驱动器晶体管116且在Y方向上水平延伸的全局字线120(例如，全局存取线)。
如图2所示，接触区110可以被分成第一区段110A和与第一区段110A水平相邻(例如，在X方向上)的第二区段110B。第一区段110A和第二区段110B可以具有彼此基本相同的水平尺寸。如下文进一步详细描述，可以采用第一区段110A内的多组串驱动器晶体管116将存储器结构104(图1)的偶数块114A的局部字线(例如，局部存取线)与全局字线120中的一些全局字线电连接(例如，选择、耦合)和电断开(例如，取消选择、解耦合)；并且可以采用第二区段110B内的额外多组串驱动器晶体管116将存储器结构104(图1)的奇数块114B的局部字线与全局字线120中的一些其它全局字线电连接(例如，选择、耦合)和电断开(例如，取消选择、解耦合)。
块选择线118可包含竖直位于存储器结构104(图1)的偶数块114A下面且在所述偶数块的水平边界内的偶数块选择线118A，以及竖直位于存储器结构104(图1)的奇数块114B下面且在所述奇数块的水平边界内的奇数块选择线118B。块选择线118可由导电材料形成和包含所述导电材料，并且可以耦合到串驱动器晶体管116的栅极，如图2所示，块选择线118中的一些块选择线可以在接触区110的第一区段110A内在X方向上水平端接(例如，水平终止)，并且块选择线118中的其它块选择线可以在接触区110的第二区段110B内在X方向上水平端接(例如，水平终止)。如下文进一步详细描述，可以采用成对块选择线118来选择存储器结构104(图1)的单独的块114。在接触区110的第一区段110A内，可以采用单独地包含偶数块选择线118A和与偶数块选择线118A水平相邻(例如，在Y方向上)的奇数块选择线118B的成对块选择线118来选择存储器结构104(图1)的偶数块114A。在接触区110的第二区段110B内，可以采用单独地包含偶数块选择线118A和与偶数块选择线118A水平相邻(例如，在Y方向上)的奇数块选择线118B的额外成对块选择线118来选择存储器结构104(图1)的奇数块114B。
继续参考图2，串驱动器晶体管116可以各自单独地包含源极区122、漏极区124、水平插入于(例如，在Y方向上)源极区122与漏极区124之间的沟道区126，以及覆在沟道区126上面的栅极128。沟道区126可由半导体材料(例如，多晶硅)形成和包含所述半导电材料，并且源极区122和漏极区124可由掺杂有至少一种掺杂剂(例如，至少一种N型掺杂剂，例如磷、砷、锑和铋中的一或多种；至少一种P型掺杂剂，例如硼、铝和镓中的一或多种)的半导电材料形成和包含所述半导电材料。单个(例如，仅一个)源极区122可以由两(2)个水平相邻(例如，在Y方向上)的串驱动器晶体管116共享。由导电材料形成和包含导电材料的全局接触结构129可以耦合到串驱动器晶体管116的源极区122；并且由导电材料形成和包含导电材料的局部接触结构130可以耦合到串驱动器晶体管116的漏极区124。如下文进一步详细描述，全局接触结构129还可以耦合到全局字线120，并且局部接触结构130还可以耦合到存储器结构104(图1)的块114的局部字线。另外，串驱动器晶体管116的栅极128可以耦合到块选择线118。栅极128可包括块选择线118的区段(例如，部分、区)。块选择线118可在多个串驱动器晶体管116之间水平延伸(例如，在X方向上)，并由所述多个串驱动器晶体管共享。
如图2所示，串驱动器电路112可包含在X方向上水平延伸的多行串驱动器晶体管116，以及在与X方向正交的Y方向上水平延伸的多列串驱动器晶体管116。每列串驱动器晶体管116可包含可操作地相关联的一对(例如，两个)全局字线120。每对全局字线120可以单独地包含第一全局字线120A和与第一全局字线120A水平相邻(例如，在X方向上)的第二全局字线120B。如图2所示，与单独列串驱动器晶体管116可操作地相关联的第一全局字线120A和第二全局字线120B可以耦合到彼此不同的全局接触结构129。在图2中，全局字线120(例如，第一全局字线120A、第二全局字线120B)与全局接触结构129之间的连接用“x”符号标识。另外，对于每列串驱动器晶体管116，不与彼此共享源极区122的水平相邻(例如，在Y方向上)的串驱动器晶体管116，可以彼此分离(例如，间隔开)距离D1，所述距离小于或等于约1.0微米(μm)，例如小于或等于约0.75μm、小于或等于约0.60μm、小于或等于约0.50μm、小于或等于约0.40μm、小于或等于约0.30μm，在约0.30μm至约1.0μm的范围内、在约0.30μm至约0.75μm的范围内、在约0.30μm至约0.60μm的范围内、在约0.30μm至约0.50μm的范围内、在约0.30μm至约0.40μm的范围内、在约0.40μm至约1.0μm的范围内、在约0.40μm至约0.75μm的范围内、在约0.40μm至约0.60μm的范围内、在约0.40μm至约0.50μm的范围内、在约0.50μm至约1.0μm的范围内、在约0.50μm至约0.75μm的范围内、或在约0.50μm至约0.6μm的范围内。
继续参考图2，存储器结构104(图1)的每个块114可以单独地具有与其可操作地相关联(例如，耦合到其局部字线)的水平相邻的两(2)行串驱动器晶体管116。对于每个块114，水平相邻的两(2)行串驱动器晶体管116可以借助于导电布线结构(例如，水平延伸的导电布线结构、竖直延伸的导电布线结构)与块114的局部字线电连通，所述导电布线结构耦合到与水平相邻的两(2)行串驱动器晶体管116相关联的局部接触结构130和块114的局部字线并在其之间延伸。在接触区110的第一区段110A内，存储器结构104(图1)的每个偶数块114A可以单独地与水平相邻的两(2)行串驱动器晶体管116电连通。在接触区110的第二区段110B内，存储器结构104(图1)的每个奇数块114B可以单独地与水平相邻的两(2)行串驱动器晶体管116电连通。
如图2所示，水平相邻的两(2)行串驱动器晶体管116可以基本上水平限制在存储器结构104(图1)的两(2)个水平相邻块114(例如，偶数块114A和与偶数块114A水平相邻的奇数块114B)在Y方向上的水平宽度W1内。水平相邻的两(2)行串驱动器晶体管116在Y方向上的间距可以与存储器结构104(图1)的两(2)个水平相邻块114在Y方向上的间距基本上相同。
鉴于接触区110内的串驱动器晶体管116、块选择线118和全局字线120的配置，接触区110的第一区段110A和第二区段110B可以至少部分地基于由水平相邻(例如，在Y方向上)的不同行串驱动器晶体管116促进的块选择而在Y方向上进一步细分。在图2中，以虚线标识不同的子区段。例如，如图2所示，接触区110的第一区段110A可以被细分为第一子区段110A-1和第二子区段110A-2。在第一区段110A的第一子区段110A-1内，水平相邻(例如，在Y方向上)的两(2)行串驱动器晶体管116(且因此，水平相邻的两(2)个块选择线118)可以与存储器结构104(图1)的第一偶数块114A-1可操作地相关联。在第一区段110A的第二子区段110A-2内，水平相邻(例如，在Y方向上)的其它两(2)行串驱动器晶体管116(且因此，水平相邻的其它两(2)个块选择线118)可以与存储器结构104(图1)的第二偶数块114A-2可操作地相关联。另外，还如图2所示，接触区110的第二区段110B可以例如被细分为第一额外子区段110B-1和第二额外子区段110B-2。在第二区段110B的第一额外子区段110B-1内，水平相邻(例如，在Y方向上)的两(2)行串驱动器晶体管116(且因此，水平相邻的两(2)个块选择线118)可以与存储器结构104(图1)的第一奇数块114B-1可操作地相关联。在第二区段110B的第二额外子区段110B-2内，水平相邻(例如，在Y方向上)的其它两(2)行串驱动器晶体管116(且因此，水平相邻的其它两(2)个块选择线118)可以与存储器结构104(图1)的第二奇数块114B-2可操作地相关联。
尽管图2将接触区110描绘为包含与存储器结构104(图1)的四(4)个块114相关联的四(4)个子区段(例如，第一区段110A的第一子区段110A-1和第二子区段110A-2；以及第二区段110B的第一额外子区段110B-1和第二额外子区段110B-2)，但接触区110不限于此。例如，存储器结构104(图1)可包含多于四(4)个块114(例如，多于或等于八(8)个块114、多于或等于十六(16)个块114、多于或等于三十二(32)个块114)，且因此，接触区110可包含多于四(4)个子区段。作为非限制性实例，如果存储器结构104被形成为包含三十二(32)个块114，则接触区110可包含三十二(32)个子区段。在此类实施例中，接触区110的第一区段110A可包含十六(16)个子区段，并且接触区110的第二区段110B可包含十六(16)个额外子区段。接触区110的每个子区段可以单独地包含与存储器结构104(图1)的单个(例如，仅一个)块114可操作地相关联的水平相邻(例如，在Y方向上)的两(2)行串驱动器晶体管116(且因此，水平相邻的两(2)个块选择线118)。
继续参考图2，在微电子装置100(图1)的使用和操作期间，可以启用(例如，激活)一对块选择线118(例如，偶数块选择线118A和奇数块选择线118B)，以选择与存储器结构104(图1)的单独的块114可操作地相关联的两(2)行串驱动器晶体管116。选择两(2)行串驱动器晶体管116将耦合到所述两(2)行的串驱动器晶体管116的一组全局字线120电连接到耦合到所述两(2)行的串驱动器晶体管116的块114的局部字线。可以向所述一组全局字线120中的至少一对全局字线120(例如，与单独列串驱动器晶体管116可操作地相关联的第一全局字线120A和第二全局字线120B)施加电压，以驱动耦合到两(2)行串驱动器晶体管116中的第一行的串驱动器晶体管116中的至少一个串驱动器晶体管的至少一个局部字线，并且还偏置两(2)行串驱动器晶体管116中的第二行的至少另一水平相邻(例如，在Y方向上)的串驱动器晶体管116。偏置第二行的至少另一水平相邻的串驱动器晶体管116可以减少第一行的串驱动器晶体管116与第二行的另一水平相邻的串驱动器晶体管116之间的电场电势。另外，当所述一对块选择线118被启用时，其它成对块选择线118被停用(例如，取消激活)，以取消选择与存储器结构104(图1)的其它块114可操作地相关联的其它多行串驱动器晶体管116。
接下来参考图3A，其示出图1所示的微电子装置100的存储器结构104的简化局部平面图。图3A示出先前参考图2描述的存储器结构104的块114(包含偶数块114A和奇数块114B)，以及在下文进一步详细描述的块114上、之上和/或之内的特征(例如，结构)。图3B示出关于图3A所描绘的线A1-A1的存储器结构104的简化局部横截面图。图3C示出关于图3A所描绘的线B1-B1的存储器结构104的简化局部横截面图。
参考图3B，存储器结构104的块114中的每个块可以单独地包含以层136布置的绝缘结构132和导电结构134的竖直交替(例如，在Z方向上)序列。层136中的每个层可以单独地包含与至少一个绝缘结构132竖直相邻的至少一个导电结构134。每个块114可包含期望数量的层136。例如，每个块114可包含绝缘结构132和导电结构134的多于或等于八(8)个层136、多于或等于十六(16)个层136、多于或等于三十二(32)个层136、多于或等于六十四(64)个层136、多于或等于一百二十八(128)个层136或多于或等于二百五十六(256)个层136。
每个块114的层136的绝缘结构132可由至少一种电绝缘材料形成和包含至少一种绝缘材料。在一些实施例中，绝缘结构132由二氧化硅(SiO2)形成和包含二氧化硅。绝缘结构132中的每一个可以单独地是基本上同质的，或者绝缘结构246中的一或多个可以单独地是基本上异质的。如本文所使用，术语“同质”是指特征(例如，材料、结构)中包含的元素的相对量在特征的不同部分(例如，不同的水平部分、不同的竖直部分)中没有变化。相反，如本文所使用，术语“异质”是指特征(例如，材料、结构)中包含的元素的相对量在特征的不同部分中变化。在一些实施例中，绝缘结构中的每一个是基本上同质的。在额外实施例中，绝缘结构132中的至少一个(例如，每一个)是异质的。例如，单独的绝缘结构132可由至少两种不同介电材料的堆叠形成和包含所述堆叠。层136中的每个层的绝缘结构132可以各自是基本上平面的，并且可以各自单独地呈现期望的厚度。
每个块114的层136的导电结构134可由至少一种导电材料形成和包含至少一种导电材料。每个块114的导电结构134可以用作块114的局部字线(例如，局部存取线)。在一些实施例中，导电结构134由金属材料(例如，金属，例如W；合金)形成和包含金属材料。在额外实施例中，导电结构134由导电掺杂多晶硅形成和包含导电掺杂多晶硅。导电结构134中的每一个可以单独地是基本上同质的，或者导电结构134中的一或多个可以单独地是基本上异质的。在一些实施例中，导电结构134中的每一个是基本上同质的。在额外实施例中，导电结构134中的至少一个(例如，每一个)是异质的。例如，单独的导电结构134可由至少两种不同导电材料的堆叠形成和包含所述堆叠。层136中的每个层的导电结构134可以各自是基本上平面的，并且可以各自呈现期望的厚度。
可以采用存储器结构104的单独的块114的至少一个下部导电结构134作为块114的下部选择晶体管(例如，源极侧选择晶体管)的至少一个下部选择栅极(例如，至少一个源极侧选择栅极(SGS))。在一些实施例中，可以采用块114的竖直最下部层136的单个(例如，仅一个)导电结构134作为下部选择栅极(例如，SGS)。另外，可以采用存储器结构104的单独的块114的上部导电结构134作为块114的上部选择晶体管(例如，漏极侧选择晶体管)的上部选择栅极(例如，漏极侧选择栅极(SGD))。在一些实施例中，可以采用块114的竖直最上部层136的水平相邻(例如，在Y方向上)的导电结构134作为上部选择栅极(例如，SGD)。
仍参考图3B，在微电子装置100(图1)的接触区110的水平边界内，存储器结构104的单独的块114包含至少一个体育场结构138。如图3B所示，每个体育场结构138可以单独地包含正向阶梯结构140，所述正向阶梯结构包含台阶144，所述台阶包括块114的层136中的至少一些的水平端(例如，边缘)；以及反向阶梯结构142，所述反向阶梯结构包含额外台阶146，所述额外台阶包括块114的层136中的至少一些的额外水平端(例如，额外边缘)。从正向阶梯结构140的顶部延伸到正向阶梯结构140的底部的虚线可以具有正斜率，并且从反向阶梯结构142的顶部延伸到反向阶梯结构142的底部的另一虚线可以具有负斜率。在一些实施例中，反向阶梯结构142与正向阶梯结构140镜像。在额外实施例中，块114中的一或多个可以呈现其体育场结构138的不同配置。作为非限制性实例，至少一个体育场结构138可以被修改为包含正向阶梯结构140但不包含反向阶梯结构142(例如，可以不存在反向阶梯结构142)。作为另一非限制性实例，至少一个体育场结构138可以被修改为包含反向阶梯结构142但不包含正向阶梯结构140(例如，可以不存在正向阶梯结构140)。
每个体育场结构138可以单独地包含期望数量的台阶144及其额外台阶146。作为非限制性实例，每个体育场结构138可包含多于或等于二十(20)个台阶144，以及多于或等于二十(20)个额外台阶146。包含于正向阶梯结构140中的台阶144的数量可以与包含于反向阶梯结构142中的额外台阶146的数量基本上相同或不同。在一些实施例中，包含于正向阶梯结构140中的台阶144的数量与包含于反向阶梯结构142中的额外台阶146的数量相同。
如图3B所示，至少部分地由体育场结构138限定的块114内的沟槽(例如，开口)可以填充有隔离材料143。隔离材料143可以基本上覆盖单独的体育场结构138的正向阶梯结构140和反向阶梯结构142并且在其之间延伸。隔离材料143可由至少一种电绝缘材料形成和包含至少一种电绝缘材料。在一些实施例中，隔离材料143由SiO2形成和包含SiO2。
返回参考图3A，存储器结构104包含在接触区110的水平边界内的导电接触结构148(例如，局部字线接触结构、局部存取线接触结构)和导电填充通孔150(例如，导电填充TAV)。如图3A所示，导电接触结构148和导电填充通孔150可以位于存储器结构104的块114的体育场结构138的水平边界内(例如，在X方向上、在Y方向上)。对于单独的块114的单独的体育场结构138，导电接触结构148可以位于体育场结构138的正向阶梯结构140和反向阶梯结构142中的一者的水平边界内，并且导电填充通孔150可以位于体育场结构138的正向阶梯结构140和反向阶梯结构142中的另一者的水平边界内。另外，存储器结构104的偶数块114A的体育场结构138内的导电接触结构148和导电填充通孔150的位置不同于存储器结构104的奇数块114B的体育场结构138内的导电接触结构148和导电填充通孔150的位置。导电接触结构148可由至少一种导电材料形成和包含至少一种导电材料，并且导电填充通孔150可以填充有至少一种导电材料。
在一些实施例中，对于偶数块114A，导电接触结构148水平限制在反向阶梯结构142的水平边界内，而导电填充通孔150水平限制在正向阶梯结构140的水平边界内；并且对于奇数块114B，导电接触结构148水平限制在正向阶梯结构140的水平边界内，而导电填充通孔150水平限制在反向阶梯结构142的水平边界内。在额外实施例中，对于偶数块114A，导电接触结构148水平限制在正向阶梯结构140的水平边界内，而导电填充通孔150水平限制在反向阶梯结构142的水平边界内；并且对于奇数块114B，导电接触结构148水平限制在反向阶梯结构142的水平边界内，而导电填充通孔150水平限制在正向阶梯结构140水平边界水平边界内。
参考图3B，对于存储器结构104的单独的偶数块114A(例如，第一偶数块114A-1)，导电接触结构148可以在体育场结构138的反向阶梯结构142的额外台阶146处耦合到偶数块114A的层136的导电结构134中的至少一些。如图3B所示，导电接触结构148可以竖直延伸(例如，在Z方向上)穿过隔离材料143，并且可以在反向阶梯结构142的额外台阶146处物理接触偶数块114A的导电结构134中的至少一些(例如，落在其上)。在额外实施例中，对于存储器结构104的单独的偶数块114A(例如，第一偶数块114A-1)，导电接触结构148可以在体育场结构138的正向阶梯结构140的台阶144处耦合到偶数块114A的层136的导电结构134中的至少一些。导电接触结构148可以竖直延伸(例如，在Z方向上)穿过隔离材料143，并且可以在正向阶梯结构140的台阶144处物理接触偶数块114A的导电结构134中的至少一些(例如，落在其上)。
继续参考图3B，对于存储器结构104的单独的偶数块114A(例如，第一偶数块114A-1)，导电填充通孔150可以在体育场结构138的正向阶梯结构140的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料143的部分和偶数块114A的层136。在额外实施例中，对于存储器结构104的单独的偶数块114A(例如，第一偶数块114A-1)，导电填充通孔150可以在体育场结构138的反向阶梯结构142的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料143的部分和偶数块114A的层136。如图3B所示，导电填充通孔150可以竖直延伸到位于偶数块114A的层136下面的导电层151(例如，源极层、金属化层)。导电填充通孔150可以耦合到导电层151的一组导电结构153。所述组的导电结构153可以耦合到局部接触结构130(图2)，所述局部接触结构耦合到基底结构102(图1和2)内的串驱动器电路112(图2)的串驱动器晶体管116(图2)中的一些串驱动器晶体管。
接下来参考图3C，对于存储器结构104的单独的奇数块114B(例如，第一奇数块114B-1)，导电接触结构148可以在体育场结构138的正向阶梯结构140的台阶144处耦合到偶数块114A的层136的导电结构134中的至少一些。如图3C所示，导电接触结构148可以竖直延伸(例如，在Z方向上)穿过隔离材料143，并且可以在正向阶梯结构140的台阶144处物理接触奇数块114B的导电结构134中的至少一些(例如，落在其上)。在额外实施例中，例如在其中与奇数块114B水平相邻的偶数块114A(图3A和3B)的水平边界内的导电接触结构148接触偶数块114A(图3A和3B)的正向阶梯结构140的台阶144的实施例中，奇数块114B的水平边界内的导电接触结构148可以在奇数块114B的反向阶梯结构142的额外台阶146处耦合到奇数块114B的层136的导电结构134中的至少一些。导电接触结构148可以竖直延伸(例如，在Z方向上)穿过隔离材料143，并且可以在反向阶梯结构142的额外台阶146处物理接触奇数块114B的导电结构134中的至少一些(例如，落在其上)。
继续参考图3C，对于存储器结构104的单独的奇数块114B(例如，第一奇数块114B-1)，导电填充通孔150可以在体育场结构138的反向阶梯结构142的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料143的部分和奇数块114B的层136。在额外实施例中，例如在其中与奇数块114B水平相邻的偶数块114A(图3A和3B)的水平边界内的导电填充通孔150在偶数块114A的反向阶梯结构142的水平边界内竖直延伸穿过偶数块114A的部分的实施例中，奇数块114B的导电填充通孔150可以在奇数块114B的正向阶梯结构140的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料143的部分和奇数块114B的层136。如图3C所示，导电填充通孔150可以竖直延伸到位于奇数块114B的层136下面的导电层151。导电填充通孔150可以耦合到导电层151的额外组导电结构153。所述额外组的导电结构153可以耦合到局部接触结构130(图2)，所述局部接触结构耦合到基底结构102(图1和2)内的串驱动器电路112(图2)的串驱动器晶体管116(图2)中的一些其它串驱动器晶体管。
在一些实施例中，在存储器结构104的单独的块114(例如，单独的偶数块114A、单独的奇数块114B)内，导电填充通孔150以在X方向上水平延伸的行和在Y方向上水平延伸的列布置。例如，如图3A所示，在存储器结构104的单独的块114内，导电填充通孔150可以在X方向上水平延伸的两(2)行布置。导电填充通孔150可以在每一行内基本上一致地(例如，均匀地)水平间隔开(例如，在X方向上)，或者可以在至少一行内至少部分地不一致地(例如，非均匀地)水平间隔开(例如，在X方向上)。在额外实施例中，块114中的一或多个(例如，每一个)可以具有与图3A所示的布置不同的彼此相对的导电填充通孔150的布置。作为非限制性实例，在存储器结构104的单独的块114内，导电填充通孔150可以布置在X方向上水平延伸的单个(例如，仅一个)行布置。
共同参考图2和3A，微电子装置100(图1)的接触区110内的导电填充通孔150(图3A)可以耦合到竖直位于存储器结构104(图3A)下面的串驱动器电路112(图2)的串驱动器晶体管116(图2)的漏极区124(图2)。例如，接触区110的第一区段110A的第一子区段110A-1内的串驱动器晶体管116的漏极区124可以耦合到竖直延伸穿过第一奇数块114B-1的导电填充通孔150。作为另一实例，接触区110的第二区段110B的第一额外子区段110B-1内的串驱动器晶体管116的漏极区124可以耦合到竖直延伸穿过第一偶数块114A-1的导电填充通孔150。作为额外实例，接触区110的第一区段110A的第二子区段110A-2内的串驱动器晶体管116的漏极区124可以耦合到竖直延伸穿过第二奇数块114B-2的导电填充通孔150。作为另一实例，耦合到接触区110的第二区段110B的第二额外子区段110B-2内的串驱动器晶体管116的漏极区124可以耦合到竖直延伸穿过第二偶数块114A-2的导电填充通孔150。微电子装置100的接触区110内的导电填充通孔150可以借助于导电结构153(图3B和3C)、局部接触结构130(图2)以及任选地由导电材料形成和包含导电材料的额外互连结构(例如，额外布线结构)耦合到串驱动器电路112的串驱动器晶体管116的漏极区124。
参考图3A，存储器结构104的单独的偶数块114A内的导电填充通孔150可以借助于由导电材料形成和包含导电材料的互连结构152(例如，布线结构)耦合到与单独的偶数块114A水平相邻(例如，在Y方向上)的单独的奇数块114B内的导电接触结构148，反之亦然。作为非限制性实例，如图3A所示，位于第一奇数块114B-1的水平边界内(例如，在其反向阶梯结构142的水平边界内)的导电填充通孔150可以借助于第一组互连结构152耦合到位于第一偶数块114A-1的水平边界内(例如，其反向阶梯结构142的水平边界内)的导电接触结构148；并且位于第一偶数块114A-1的水平边界内(例如，其正向阶梯结构140的水平边界内)的导电填充通孔150可以借助于第二群组互连结构152耦合到位于第一奇数块114B-1的水平边界内(例如，其正向阶梯结构140的水平边界内)的导电接触结构148。作为另一非限制性实例，位于第二奇数块114B-2的水平边界内(例如，在其反向阶梯结构142的水平边界内)的导电填充通孔150可以借助于第三组互连结构152耦合到位于第二偶数块114A-2的水平边界内(例如，其反向阶梯结构142的水平边界内)的导电接触结构148；并且位于第二偶数块114A-2的水平边界内(例如，其正向阶梯结构140的水平边界内)的导电填充通孔150可以借助于第四群组互连结构152耦合到位于第二奇数块114B-2的水平边界内(例如，其正向阶梯结构140的水平边界内)的导电接触结构148。为了便于理解附图和相关描述，在图3A中仅描绘了从水平相邻块114的导电接触结构148和导电填充通孔150延伸且在其之间延伸的互连结构152中的一些。然而，应理解，其它导电接触结构148可以使用其它互连结构152以上述方式耦合到其它导电填充通孔150。
继续参考图3A，在微电子装置100(图1)的存储器阵列区108内，存储器结构104的块114可以单独地包含竖直延伸穿过块114的柱结构156。柱结构156中的每一个可包含至少部分地被一或多个电荷存储结构(例如，电荷捕获结构，例如包括氧化物-氮化物-氧化物(“ONO”)材料的电荷捕获结构；浮动栅极结构)包围的半导电柱(例如，多晶硅柱、硅锗柱)。块114的层136(图3B和3C)的柱结构156和导电结构134(图3B和3C)的交叉可以限定在存储器结构104的块114的存储器阵列区108内彼此串联耦合的竖直延伸的存储器单元串158。在一些实施例中，在块114的每个层136(图3B和3C)内的导电结构134(图3B和3C)和柱结构156的交叉处形成的存储器单元158包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元158包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元或所谓的“BETANOS”(带/势垒工程TANOS)存储器单元，其中的每一个都是MONOS存储器单元的子集。在其它实施例中，存储器单元158包括所谓的“浮动栅极”存储单元，其包含作为电荷存储结构的浮动栅极(例如，金属浮动栅极)。浮动栅极可以水平介于块114的不同层136(图3B和3C)的柱结构156和导电结构134(图3B和3C)的中心结构之间。微电子装置100可包含块114的存储器阵列区108内任何期望数量和分布的柱结构156。
继续参考图3A，存储器结构104的块114可进一步包含水平插入于(例如，在X方向上)微电子装置100(图1)的接触区110内的体育场结构138与微电子装置100(图1)的存储器阵列区108内的柱结构156之间的额外填充通孔154(例如，额外填充TAV)。如图3B和3C所示，额外填充通孔154可以竖直延伸(例如，在Z方向上)穿过块114的层136中的每一个。额外填充通孔154可以填充有导电材料、电绝缘材料和半导体材料中的一或多种。例如，可以采用额外填充通孔154作为存储器结构104的块114的导电接触结构(例如，选择栅极接触结构)、支撑结构和虚设结构中的一或多个。
因此，根据本公开的实施例的微电子装置包括块、导电接触结构、导电填充通孔和基底结构。所述块各自具有以层布置的导电结构和绝缘结构的竖直交替序列。所述块中的每个块包括：正向阶梯结构，其具有包括所述层的边缘的台阶；以及反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述层的额外边缘的额外台阶。所述导电接触结构在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块在第一方向上水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上。所述导电填充通孔在所述块中的所述第一块的所述反向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第一块的部分且在所述块中的所述第二块的所述正向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第二块的部分。所述基底结构位于所述块下面且包括耦合到所述导电填充通孔的晶体管。
此外，根据本公开的实施例的存储器装置包括具有串驱动器电路的基底结构、覆在所述基底结构上面的存储器结构、第一导电布线结构和第二导电布线结构。所述串驱动器电路包括成对偶数行串驱动器晶体管；以及成对奇数行串驱动器晶体管，其与所述成对所述偶数行串驱动器晶体管水平交替。所述存储器结构覆在所述基底结构上面且包括各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块。所述块包括偶数块，其竖直覆在所述成对偶数行串驱动器晶体管上面；以及奇数块，其竖直覆在所述成对奇数行串驱动器晶体管上面且与所述偶数块水平交替。所述第一导电布线结构耦合所述偶数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第一偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第一奇数行的所述串驱动器晶体管。所述第二导电布线结构耦合所述奇数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第二偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第二奇数行的所述串驱动器晶体管。
此外，根据本公开的实施例的3D NAND快闪存储器装置包括存储器结构、至少一个体育场结构、导电接触结构、额外导电结构、竖直延伸的存储器单元串以及基底结构。所述存储器结构包括各自具有层的块，所述层包括导电结构和与所述导电结构竖直相邻的绝缘结构。所述至少一个体育场结构在所述存储器结构的每个块的接触区内。所述至少一个体育场结构包括相对阶梯结构，所述相对阶梯结构各自具有包括所述块的所述层的边缘的台阶。所述导电接触结构在所述块中的至少一个块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶上和与所述块中的所述至少一个块水平相邻的所述块中的至少一个其它块的所述相对阶梯结构中的第二相对阶梯结构上。所述额外导电结构在所述块中的所述至少一个块的所述相对阶梯结构中的第二相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个块，且在所述块中的所述至少一个其它块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块。所述竖直延伸的存储器单元串在所述存储器结构的每个块的存储器阵列区内。所述基底结构竖直位于所述存储器结构下面且包括在所述存储器结构的每个块的所述接触区的水平边界内的串驱动器电路。所述串驱动器电路包括耦合到所述额外导电结构且耦合到全局字线的多行串驱动器晶体管。
在额外实施例中，微电子装置100(图1)的存储器结构104可以形成为具有与先前参考图3A至3C描述的配置不同的配置。作为非限制性实例，图4A示出存储器结构204的简化局部平面图。可以采用存储器结构204代替微电子装置100(图1)中的存储器结构104(图1和3A至3B)。图4B示出关于图4A所描绘的线A2-A2的存储器结构204的简化局部横截面图。图4C示出关于图4A所描绘的线B2-B2的存储器结构204的简化局部横截面图。贯穿图4A至4C以及下文的相关描述，与先前参考图1和3A至3C中的一或多个图描述的存储器结构104的特征在功能上类似的特征(例如，结构、材料、区)用以100递增的类似参考标号表示。为了避免重复，本文并未详细描述图4A至4C所示的所有特征。相反，除非下文在图4A至4C中另有描述，否则用先前参考图1和3A至3C中的一或多个图描述的特征的参考标号以100递增的参考标号表示的特征将被理解为基本上类似于先前描述的特征。
参考图4A，导电填充通孔250可以位于竖直延伸(例如，在Z方向上)穿过存储器结构204的块214的填充沟槽260(例如，填充阱)内。填充沟槽260可以填充有至少一种电绝缘材料(例如，隔离材料243)，并且可以完全地竖直延伸穿过存储器结构204的单独的块214的部分。填充沟槽260中的一些填充沟槽可以水平插入于(例如，在Y方向上)在存储器结构204内彼此水平相邻的块214的正向阶梯结构240之间；并且填充沟槽260中的一些其它填充沟槽可以水平插入于(例如，在Y方向上)在存储器结构204内彼此水平相邻的块214的反向阶梯结构242之间。作为非限制性实例，如图4A所示，填充沟槽260中的一个填充沟槽可以水平插入于第一偶数块214A-1的正向阶梯结构240与第一奇数块214B-1的正向阶梯结构240之间；并且填充沟槽260中的一个其它填充沟槽可以水平插入于第一偶数块214A-1的反向阶梯结构242与第一奇数块214B-1的反向阶梯结构242之间。作为另一非限制性实例，也如图4A所示，填充沟槽260中的一个填充沟槽可以水平插入于第二偶数块214A-2的正向阶梯结构240与第二奇数块214B-2的正向阶梯结构240之间；并且填充沟槽260中的一个其它填充沟槽可以水平插入于第二偶数块214A-2的反向阶梯结构242与第二奇数块214B-2的反向阶梯结构242之间。
继续参考图4A，对于存储器结构204的单独的块214，填充沟槽260的形成可以减小(例如，缩窄)块214的正向阶梯结构240和反向阶梯结构242中的一个相对于块214的正向阶梯结构240和反向阶梯结构242中的另一个在Y方向上的水平尺寸。例如，第一偶数块214A-1的正向阶梯结构240在Y方向上可以具有比第一偶数块214A-1的反向阶梯结构242相对更小的水平尺寸。作为另一实例，第一奇数块214B-1的反向阶梯结构242在Y方向上可以具有比第一奇数块214B-1的正向阶梯结构240相对更小的水平尺寸。作为额外实例，第二偶数块214A-2的正向阶梯结构240在Y方向上可以具有比第二偶数块214A-2中的反向阶梯结构242相对更小的水平尺寸。作为另一个实例，第二奇数块214B-2的反向阶梯结构242在Y方向上可以具有比第二奇数块214B-2的正向阶梯结构240相对更小的水平尺寸。
参考图4B，对于存储器结构204的单独的偶数块214A(例如，第一偶数块214A-1)，导电填充通孔250可以在Z方向上竖直延伸穿过与偶数块214A的体育场结构238的反向阶梯结构242在X方向上水平相邻的填充沟槽260。在额外实施例中，对于存储器结构204的单独的偶数块214A(例如，第一偶数块214A-1)，导电填充通孔250可以在Z方向上竖直延伸穿过与偶数块214A的体育场结构238的正向阶梯结构240在X方向上水平相邻的填充沟槽260。如图4B所示，导电填充通孔250可以完全地竖直延伸穿过填充沟槽260，到达位于偶数块214A的层236下面的导电层251。导电填充通孔250可以耦合到导电层251的一组导电结构253。所述组的导电结构253可以耦合到局部接触结构130(图2)，所述局部接触结构耦合到基底结构102(图1和2)内的串驱动器电路112(图2)的串驱动器晶体管116(图2)中的一些串驱动器晶体管。
接下来参考图4C，对于存储器结构204的单独的奇数块214B(例如，第一奇数块214B-1)，导电填充通孔250可以在Z方向上竖直延伸穿过与奇数块214B的体育场结构238的正向阶梯结构240在X方向上水平相邻的填充沟槽260。在额外实施例中，对于存储器结构204的单独的奇数块214B(例如，第一奇数块214B-1)，导电填充通孔250可以在Z方向上竖直延伸穿过与奇数块214B的体育场结构238的反向阶梯结构242在X方向上水平相邻的填充沟槽260。如图4C所示，导电填充通孔250可以完全地竖直延伸穿过填充沟槽260，到达位于奇数块214B的层236下面的导电层251。导电填充通孔250可以耦合到导电层251的额外一组导电结构253。所述额外组的导电结构253可以耦合到局部接触结构130(图2)，所述局部接触结构耦合到基底结构102(图1和2)内的串驱动器电路112(图2)的串驱动器晶体管116(图2)中的一些其它串驱动器晶体管。
返回参考图4A，在一些实施例中，在单独的填充沟槽260内，导电填充通孔250以在X方向上水平延伸的单个(例如，仅一(1))行布置。在额外实施例中，在单独的填充沟槽260内，导电填充通孔250以在X方向上水平延伸的多个(例如，两(2)或更多)行布置。导电填充通孔250可以在单独的填充沟槽260内基本上一致地(例如，均匀地)水平间隔开(例如，在X方向上)，或者可以在单独的填充沟槽260内至少部分地不一致地(例如，非均匀地)水平间隔开(例如，在X方向上)。
在其它实施例中，微电子装置100(图1)可以形成为具有与先前参考图3A至3C描述的存储器结构104和先前参考图4A至4C描述的存储器结构204的配置不同的存储器结构配置。作为非限制性实例，图5A示出存储器结构304的简化局部平面图。可以采用存储器结构304代替微电子装置100(图1)中的存储器结构104(图1和3A至3B)。图5B示出关于图5A所描绘的线A3-A3的存储器结构304的简化局部横截面图。图5C示出关于图5A所描绘的线B3-B3的存储器结构304的简化局部横截面图。贯穿图5A至5C以及下文的相关描述，与先前参考图1和3A至3C中的一或多个图描述的存储器结构104的特征在功能上类似的特征(例如，结构、材料、区)用以100递增的类似参考标号表示。为了避免重复，本文并未详细描述图5A至5C所示的所有特征。相反，除非下文在图5A至5C中另有描述，否则用先前参考图1和3A至3C中的一或多个图描述的特征的参考标号以100递增的参考标号表示的特征将被理解为基本上类似于先前描述的特征。
参考图5A，在接触区310的水平边界内(例如，在X方向上)，存储器结构304的单独的块314包含多个(例如，多个、多于一个)体育场结构338，所述体育场结构位于块314内彼此不同的竖直高度(例如，在Z方向上)处。例如，对于存储器结构304的单独的块314(例如，单独的偶数块314A、单独的奇数块314B)，至少一个体育场结构338位于块314内相对较高的竖直位置(例如，在Z方向上)处，并且至少一个额外体育场结构338位于块314内相对较低的竖直位置(例如，在Z方向上)处。存储器结构304的单独的块314内的不同体育场结构338的不同竖直位置允许块314的不同层336的导电结构334与基底结构102(图2)内的串驱动器晶体管116(图2)之间的电连接，而无须跨越块314的层336的相对较大数量(例如，数目)。
存储器结构304的每个块314可以单独地包含体育场结构338的期望数量和分布(例如，间距和布置)。在一些实施例中，每个块314单独地包含六(6)个体育场结构338；体育场结构338基本上一致地(例如，相等地、均匀地)间隔开；并且块314内的体育场结构338的竖直位置(例如，在Z方向上)在正X方向或负X方向任一者上变得更深(例如，竖直地更远离块314的最上部表面，竖直地更靠近体育场结构338的最下部表面)。在额外实施例中，存储器结构304的一或多个块314可以单独地包含与图5A所描绘的不同数量的体育场结构338和/或不同分布的体育场结构338。例如，一或多个块314可以单独地包含超过六(6)个体育场结构338(例如，多于等于十(10)个体育场结构338、多于等于二十五(25)个体育场结构338、多于等于五十(50)个体育场结构338)或少于六(6)个体育场结构338(例如，少于或等于五(5)个体育场结构338、少于或等于三(3)个体育场结构338、两(2)个体育场结构338)。作为另一实例，体育场结构338可以至少部分地不一致地(例如，不相等地、不均匀地)间隔开，使得体育场结构338中的至少一个与和所述至少一个体育场结构338水平相邻(例如，在X方向上)的至少两个其它体育场结构338分离不同(例如，不相等的)距离。作为额外非限制性实例，在单独的块314内，块314内的体育场结构338的竖直位置(例如，在Z方向上)可以在X方向上以另一种方式变化(例如，可以在相对更深与相对更浅的竖直位置之间交替，可以在相对更浅与相对更深的竖直位置之间交替)。
参考图5B，对于存储器结构304的单独的偶数块314A(例如，第一偶数块314A-1)，导电接触结构348可以在偶数块314A内的每个体育场结构338的反向阶梯结构342的额外台阶346处耦合到偶数块314A的层336的不同导电结构334。如图5B所示，导电接触结构348可以竖直延伸(例如，在Z方向上)穿过隔离材料343，并且可以在每个单独的体育场结构338的反向阶梯结构342的额外台阶346处物理接触偶数块314A的导电结构334中的一些(例如，落在其上)。在额外实施例中，对于存储器结构304的单独的偶数块314A(例如，第一偶数块314A-1)，导电接触结构348可以在偶数块314A内的每个体育场结构338的正向阶梯结构340的台阶344处耦合到偶数块314A的层336的不同导电结构334。导电接触结构348可以竖直延伸(例如，在Z方向上)穿过隔离材料343，并且可以在每个单独的体育场结构338的正向阶梯结构340的台阶344处物理接触偶数块314A的导电结构334中的一些(例如，落在其上)。
继续参考图5B，对于存储器结构304的单独的偶数块314A(例如，第一偶数块314A-1)，导电填充通孔350可以在偶数块314A内的每个体育场结构338的正向阶梯结构340的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料343的部分和偶数块314A的层336。在额外实施例中，对于存储器结构304的单独的偶数块314A(例如，第一偶数块314A-1)，导电填充通孔350可以在偶数块314A内的每个体育场结构338的反向阶梯结构342的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料343的部分和偶数块314A的层336。如图5B所示，导电填充通孔350可以竖直延伸到位于偶数块314A的层336下面的导电层351。导电填充通孔350可以耦合到导电层351的一组导电结构353。所述组的导电结构353可以耦合到局部接触结构130(图2)，所述局部接触结构耦合到基底结构102(图1和2)内的串驱动器电路112(图2)的串驱动器晶体管116(图2)中的一些串驱动器晶体管。
接下来参考图5C，对于存储器结构304的单独的奇数块314B(例如，第一奇数块314B-1)，导电接触结构348可以在奇数块314B内的每个体育场结构338的正向阶梯结构340的台阶344处耦合到奇数块314B的层336的不同导电结构334。如图5C所示，导电接触结构348可以竖直延伸(例如，在Z方向上)穿过隔离材料343，并且可以在正向阶梯结构340的台阶344处物理接触奇数块314B的导电结构334中的一些(例如，落在其上)。在额外实施例中，例如其中与奇数块314B水平相邻的偶数块314A(图5A和5B)的水平边界内的导电接触结构348接触偶数块314A(图5A和5B)的正向阶梯结构340的台阶344的实施例，奇数块314B的水平边界内的导电接触结构348可以在奇数块314B的反向阶梯结构342的额外台阶346处耦合奇数块314B的层336的导电结构334中的一些。导电接触结构348可以竖直延伸(例如，在Z方向上)穿过隔离材料343，并且可以在每个单独的体育场结构338的反向阶梯结构342的额外台阶346处物理接触奇数块314B的导电结构334中的一些(例如，落在其上)。
继续参考图5C，对于存储器结构304的单独的奇数块314B(例如，第一奇数块314B-1)，导电填充通孔350可以在奇数块314B内的每个体育场结构338的反向阶梯结构342的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料343的部分和奇数块314B的层336。在额外实施例中，例如在其中与奇数块314B水平相邻的偶数块314A(图5A和5B)的水平边界内的导电填充通孔350竖直延伸穿过偶数块314A的反向阶梯结构342的水平边界内的偶数块314A的部分的实施例，奇数块314B的导电填充通孔350可以在奇数块314B的正向阶梯结构340的水平边界内竖直延伸(例如，在Z方向上)穿过隔离材料343的部分和奇数块314B的层336。如图5C所示，导电填充通孔350可以竖直延伸到位于奇数块314B的层336下面的导电层351。导电填充通孔350可以耦合到导电层351的额外一组导电结构353。所述额外一组的导电结构353可以耦合到局部接触结构130(图2)，所述局部接触结构耦合到基底结构102(图1和2)内的串驱动器电路112(图2)的串驱动器晶体管116(图2)中的一些其它串驱动器晶体管。
根据本公开的实施例的微电子装置结构和微电子装置可用于本公开的电子系统的实施例中。例如，图6是根据本公开的实施例的示意性电子系统400的框图。电子系统400可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具有Wi-Fi或蜂窝功能的平板电脑(例如，
Figure BDA0003990776110000231
或
Figure BDA0003990776110000232
平板电脑)、电子书、导航装置等。电子系统400包含至少一个存储器装置402。存储器装置402可包括例如本文先前描述的微电子装置的实施例。电子系统400可进一步包含至少一个电子信号处理器装置404(常常被称为“微处理器”)。电子信号处理器装置404可以任选地包含本文先前描述的微电子装置的实施例。虽然存储器装置402和电子信号处理器装置404描绘为图6中的两(2)个单独装置，但在额外实施例中，具有存储器装置402和电子信号处理器装置404的功能的单个(例如，仅一个)存储器/处理器装置包含在电子系统400中。在此类实施例中，存储器/处理器装置可包含本文先前描述的微电子装置。电子系统400可进一步包含用于由用户将信息输入到电子系统400的一或多个输入装置406，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统400可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置408，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置406和输出装置408可以包括单个触摸屏装置，其既可以用于向电子系统400输入信息，也可以用于向用户输出视觉信息。输入装置406和输出装置408可与存储器装置402和电子信号处理器装置404中的一或多个电连通。
因此，根据本公开的实施例的电子系统包括输入装置、输出装置、可操作地耦合到所述输入装置和所述输出装置的处理器装置，以及可操作地耦合到所述处理器装置的存储器装置。所述存储器装置包括块、导电接触结构、导电填充通孔、互连结构、额外互连结构和基底结构。所述块各自具有以层布置的导电结构和绝缘结构的竖直交替序列。每个块包括正向阶梯结构，其具有包括所述块的所述层的边缘的台阶；以及反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述块的所述层的额外边缘的额外台阶。所述导电接触结构在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上。所述导电填充通孔在所述块中的所述第一块的所述反向阶梯结构的所述额外台阶处竖直延伸穿过所述块中的所述第一块且在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块。所述互连结构将所述块中的所述第一块的所述正向阶梯结构的所述台阶上的一组所述导电接触结构耦合到在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块的一组所述导电填充通孔。所述额外互连结构将所述块中的所述第二块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构耦合到所述块中的所述第一块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构。所述基底结构位于所述块下面并且包括耦合到所述导电填充通孔的多行串驱动器晶体管。
相比于常规装置、常规结构和常规方法，本公开的装置、结构和方法有利地促进微电子装置性能改进、成本(例如，制造成本、材料成本)降低、组件的小型化提高及封装密度变大。相比于常规装置、常规结构和常规方法，本公开的装置、结构和方法也可改善可扩展性、效率和简单性。
本公开的非限制性实例实施例包含：
实施例1：一种微电子装置，其包括：各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块，所述块中的每个块包括：正向阶梯结构，其具有包括所述层的边缘的台阶；以及反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述层的额外边缘的额外台阶；以及导电接触结构，其在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块在第一方向上水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上；导电填充通孔，其在所述块中的所述第一块的所述反向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第一块的部分且在所述块中的所述第二块的所述正向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第二块的部分；以及基底结构，其位于所述块下面且包括耦合到所述导电填充通孔的晶体管。
实施例2：根据实施例1所述的微电子装置，其中所述块中的每个块单独地耦合到所述基底结构的一对行的所述晶体管。
实施例3：根据实施例2所述的微电子装置，其进一步包括：第一全局字线，其耦合到所述一对行的所述晶体管中的第一行内的所述晶体管；以及第二全局字线，其与所述第一全局字线在与所述第一方向正交的第二方向上水平相邻，所述第二全局字线耦合到所述一对行的所述晶体管中的第二行内的所述晶体管。
实施例4：根据实施例3所述的微电子装置，其进一步包括：第一块选择线，其耦合到所述一对行的所述晶体管中的所述第一行内的所述晶体管的栅极；以及第二块选择线，其与所述第一块选择线在所述第一方向上水平相邻，所述第二块选择线耦合到所述一对行的所述晶体管中的所述第二行内的所述晶体管。
实施例5：根据实施例2所述的微电子装置，其中：所述块中的所述第一块耦合到第一对所述行的所述晶体管；并且所述块中的所述第二块耦合到第二对所述行的所述晶体管，所述第二对所述行的所述晶体管与所述第一对所述行的所述晶体管在与所述第一方向正交的第二方向上水平相邻。
实施例6：根据实施例5所述的微电子装置，其中：所述第一对所述行的所述晶体管和所述第二对所述行的所述晶体管单独地受所述块中的所述第一块和所述块中的所述第二块在所述第一方向上的组合水平边界限制。
实施例7：根据实施例1至6中任一实施例所述的微电子装置，其进一步包括：第一互连结构，其耦合所述块中的第一块的所述正向阶梯结构的所述台阶上的所述导电接触结构与在所述块中的所述第二块的所述正向阶梯结构的所述水平边界内竖直延伸穿过所述块中的所述第二块的所述部分的所述导电填充通孔；以及第二互连结构，其耦合所述块中的第一块的所述反向阶梯结构的所述额外台阶上的所述导电接触结构与在所述块中的所述第二块的所述反向阶梯结构的所述水平边界内竖直延伸穿过所述块中的所述第二块的所述部分的所述导电填充通孔。
实施例8：根据实施例1至6中任一实施例所述的微电子装置，其中：所述导电填充通孔中的一些导电填充通孔竖直延伸穿过水平插入于所述块中的所述第一块的所述反向阶梯结构与所述块中的所述第二块的所述反向阶梯结构之间的包括介电材料的第一填充沟槽；并且所述导电填充通孔中的一些其它导电填充通孔竖直延伸穿过水平插入于所述块中的所述第一块的所述正向阶梯结构与所述块中的所述第二块的所述正向阶梯结构之间的包括介电材料的第二填充沟槽。
实施例9：一种存储器装置，其包括：具有串驱动器电路的基底结构，所述串驱动器电路包括：成对偶数行串驱动器晶体管；以及成对奇数行串驱动器晶体管，其与所述成对所述偶数行串驱动器晶体管水平交替；存储器结构，其覆在所述基底结构上面且包括各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块，所述块包括：偶数块，其竖直覆在所述成对偶数行串驱动器晶体管上面；以及奇数块，其竖直覆在所述成对奇数行串驱动器晶体管上面且与所述偶数块水平交替；第一导电布线结构，其耦合所述偶数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第一偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第一奇数行的所述串驱动器晶体管；以及第二导电布线结构，其耦合所述奇数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第二偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第二奇数行的所述串驱动器晶体管。
实施例10：根据实施例9所述的存储器装置，其中：每个偶数块包括在所述基底结构的所述串驱动器电路的水平边界内的至少一个体育场结构，所述至少一个体育场结构包括相对阶梯结构，每个相对阶梯结构具有包括所述偶数块的所述层的水平端的台阶；并且每个奇数块包括在所述基底结构的所述串驱动器电路的水平边界内的至少一个额外体育场结构，所述至少一个额外体育场结构包括额外相对阶梯结构，每个额外相对阶梯结构具有包括所述奇数块的所述层的水平端的额外台阶。
实施例11：根据实施例10所述的存储器装置，其中：所述至少一个体育场结构包括多个体育场结构；并且所述至少一个额外体育场结构包括多个额外体育场结构。
实施例12：根据实施例10所述的存储器装置，其中所述第一导电布线结构包括：第一导电接触结构，其接触每个偶数块的所述至少一个体育场结构的所述相对阶梯结构中的一个相对阶梯结构的所述台阶；以及第一导电填充通孔，其耦合到所述第一导电接触结构且在所述奇数块的所述至少一个额外体育场结构的所述额外相对阶梯结构中的一个额外相对阶梯结构的水平边界内竖直延伸穿过每个奇数块的部分。
实施例13：根据实施例12所述的存储器装置，其中所述第一导电填充通孔耦合到所述成对偶数行串驱动器晶体管中的所述第一偶数行的所述串驱动器晶体管且耦合到所述成对奇数行串驱动器晶体管中的所述第一奇数行的所述串驱动器晶体管。
实施例14：根据实施例12和13中任一实施例所述的存储器装置，其中所述第二导电布线结构包括：第二导电接触结构，其接触每个奇数块的所述至少一个额外体育场结构的所述额外相对阶梯结构中的一个其它额外相对阶梯结构的所述额外台阶；以及第二导电填充通孔，其耦合到所述第二导电接触结构且在所述偶数块的所述至少一个体育场结构的所述相对阶梯结构中的一个其它相对阶梯结构的水平边界内竖直延伸穿过每个偶数块的部分。
实施例15：根据实施例14所述的存储器装置，其中所述第二导电填充通孔耦合到所述成对偶数行串驱动器晶体管中的所述第二偶数行的所述串驱动器晶体管且耦合到所述成对奇数行串驱动器晶体管中的所述第二奇数行的所述串驱动器晶体管。
实施例16：根据实施例14和15中任一实施例所述的存储器装置，其进一步包括：第一导电互连结构，其在所述第一导电接触结构与所述第一导电填充通孔之间水平延伸且耦合所述第一导电接触结构与所述第一导电填充通孔；以及第二导电互连结构，其在所述第二导电接触结构与所述第二导电填充通孔之间水平延伸且耦合所述第二导电接触结构与所述第二导电填充通孔。
实施例17：根据实施例9至16中任一实施例所述的存储器装置，其进一步包括：第一全局字线，其耦合到所述成对偶数行串驱动器晶体管中的所述第一偶数行的所述串驱动器晶体管的源极；第二全局字线，其耦合到所述成对奇数行串驱动器晶体管中的第一奇数行的所述串驱动器晶体管的源极；第三全局字线，其耦合到所述成对偶数行串驱动器晶体管中的所述第二偶数行的所述串驱动器晶体管的源极；以及第四全局字线，其耦合到所述成对奇数行串驱动器晶体管中的所述第二奇数行的所述串驱动器晶体管的源极。
实施例18：根据实施例9至17中任一实施例所述的存储器装置，其中所述存储器结构的所述块进一步包括竖直延伸穿过其中的存储器单元串。
实施例19：一种3D NAND快闪存储器装置，其包括：存储器结构，其包括各自具有层的块，所述层包括导电结构和与所述导电结构竖直相邻的绝缘结构；在所述存储器结构的每个块的接触区内的至少一个体育场结构，所述至少一个体育场结构包括相对阶梯结构，所述相对阶梯结构各自具有包括所述块的所述层的边缘的台阶；导电接触结构，其在所述块中的至少一个块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶上和与所述块中的所述至少一个块水平相邻的所述块中的至少一个其它块的所述相对阶梯结构中的第二相对阶梯结构上；额外导电结构，其在所述块中的所述至少一个块的所述相对阶梯结构中的第二相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个块，且在所述块中的所述至少一个其它块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块；竖直延伸的存储器单元串，其在所述存储器结构的每个块的存储器阵列区内；以及基底结构，其竖直位于所述存储器结构下面且包括在所述存储器结构的每个块的所述接触区的水平边界内的串驱动器电路，所述串驱动器电路包括耦合到所述额外导电结构且耦合到全局字线的多行串驱动器晶体管。
实施例20：根据实施例19所述的3D NAND快闪存储器装置，其中：所述块中的所述至少一个块的所述相对阶梯结构中的所述第一相对阶梯结构的所述台阶上的多组所述导电接触结构耦合到在所述块中的所述至少一个其它块的所述相对阶梯结构中的所述第一相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块的多组所述额外导电结构；并且所述块中的所述至少一个块的所述相对阶梯结构中的所述第二相对阶梯结构的所述台阶上的额外多组所述导电接触结构耦合到在所述块中的所述至少一个其它块的所述相对阶梯结构中的所述第二相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块的额外多组所述额外导电结构。
实施例21：根据实施例19和20中任一实施例所述的3D NAND快闪存储器装置，其中所述存储器结构的所述块中的每个块单独地耦合到所述串驱动器电路的多行所述串驱动器晶体管中的水平相邻的两行。
实施例22：根据实施例21所述的3D NAND快闪存储器装置，其进一步包括：垂直于所述多行所述串驱动器晶体管延伸的成对全局字线，所述成对全局字线中的每一对中的第一全局字线与所述成对全局字线中的每一对中的第二全局字线耦合到所述多行所述串驱动器晶体管中的所述水平相邻的两行内的不同串驱动器晶体管；以及平行于所述多行所述串驱动器晶体管延伸的成对块选择线，所述成对块选择线中的每一对中的第一块选择线与所述成对块选择线中的每一对中的第二块选择线耦合到所述多行所述串驱动器晶体管中的所述水平相邻的两行内的不同串驱动器晶体管。
实施例23：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置和所述输出装置；以及存储器装置，其可操作地耦合到所述处理器装置且包括：各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块，每个块包括：正向阶梯结构，其具有包括所述块的所述层的边缘的台阶；以及反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述块的所述层的额外边缘的额外台阶；导电接触结构，其在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上；导电填充通孔，其在所述块中的所述第一块的所述反向阶梯结构的所述额外台阶处竖直延伸穿过所述块中的所述第一块且在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块；互连结构，其将所述块中的所述第一块的所述正向阶梯结构的所述台阶上的一组所述导电接触结构耦合到在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块的一组所述导电填充通孔；额外互连结构，其将所述块中的所述第二块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构耦合到所述块中的所述第一块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构；以及基底结构，其位于所述块下面并且包括耦合到所述导电填充通孔的多行串驱动器晶体管。
实施例24：根据实施例23所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。
虽然本公开易于进行各种修改和替代形式，但是在附图中通过实例的方式示出了具体的实施例，并且在本文中对其进行了详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开涵盖落入所附权利要求书的范围内的所有修改、等效物和替代方案以及其合法等效物。

Claims (24)

1.一种微电子装置，其包括：
各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块，所述块中的每个块包括：
正向阶梯结构，其具有包括所述层的边缘的台阶；以及
反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述层的额外边缘的额外台阶；以及
导电接触结构，其在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块在第一方向上水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上；
导电填充通孔，其在所述块中的所述第一块的所述反向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第一块的部分且在所述块中的所述第二块的所述正向阶梯结构的水平边界内竖直延伸穿过所述块中的所述第二块的部分；以及
基底结构，其位于所述块下面且包括耦合到所述导电填充通孔的晶体管。
2.根据权利要求1所述的微电子装置，其中所述块中的每个块单独地耦合到所述基底结构的一对行的所述晶体管。
3.根据权利要求2所述的微电子装置，其进一步包括：
第一全局字线，其耦合到所述一对行的所述晶体管中的第一行内的所述晶体管；以及
第二全局字线，其与所述第一全局字线在与所述第一方向正交的第二方向上水平相邻，所述第二全局字线耦合到所述一对行的所述晶体管中的第二行内的所述晶体管。
4.根据权利要求3所述的微电子装置，其进一步包括：
第一块选择线，其耦合到所述一对行的所述晶体管中的所述第一行内的所述晶体管的栅极；以及
第二块选择线，其与所述第一块选择线在所述第一方向上水平相邻，所述第二块选择线耦合到所述一对行的所述晶体管中的所述第二行内的所述晶体管。
5.根据权利要求2所述的微电子装置，其中：
所述块中的所述第一块耦合到第一对所述行的所述晶体管；并且
所述块中的所述第二块耦合到第二对所述行的所述晶体管，所述第二对所述行的所述晶体管与所述第一对所述行的所述晶体管在与所述第一方向正交的第二方向上水平相邻。
6.根据权利要求5所述的微电子装置，其中所述第一对所述行的所述晶体管和所述第二对所述行的所述晶体管单独地受所述块中的所述第一块和所述块中的所述第二块在所述第一方向上的组合水平边界限制。
7.根据权利要求1至6中任一权利要求所述的微电子装置，其进一步包括：
第一互连结构，其耦合所述块中的第一块的所述正向阶梯结构的所述台阶上的所述导电接触结构与在所述块中的所述第二块的所述正向阶梯结构的所述水平边界内竖直延伸穿过所述块中的所述第二块的所述部分的所述导电填充通孔；以及
第二互连结构，其耦合所述块中的第一块的所述反向阶梯结构的所述额外台阶上的所述导电接触结构与在所述块中的所述第二块的所述反向阶梯结构的所述水平边界内竖直延伸穿过所述块中的所述第二块的所述部分的所述导电填充通孔。
8.根据权利要求1至6中任一权利要求所述的微电子装置，其中：
所述导电填充通孔中的一些导电填充通孔竖直延伸穿过水平插入于所述块中的所述第一块的所述反向阶梯结构与所述块中的所述第二块的所述反向阶梯结构之间的包括介电材料的第一填充沟槽；并且
所述导电填充通孔中的一些其它导电填充通孔竖直延伸穿过水平插入于所述块中的所述第一块的所述正向阶梯结构与所述块中的所述第二块的所述正向阶梯结构之间的包括介电材料的第二填充沟槽。
9.一种存储器装置，其包括：
具有串驱动器电路的基底结构，所述串驱动器电路包括：
成对偶数行串驱动器晶体管；以及
成对奇数行串驱动器晶体管，其与所述成对所述偶数行串驱动器晶体管水平交替；
存储器结构，其覆在所述基底结构上面且包括各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块，所述块包括：
偶数块，其竖直覆在所述成对偶数行串驱动器晶体管上面；以及
奇数块，其竖直覆在所述成对奇数行串驱动器晶体管上面且与所述偶数块水平交替；
第一导电布线结构，其耦合所述偶数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第一偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第一奇数行的所述串驱动器晶体管；以及
第二导电布线结构，其耦合所述奇数块的所述导电结构与所述成对偶数行串驱动器晶体管中的第二偶数行的所述串驱动器晶体管和所述成对奇数行串驱动器晶体管中的第二奇数行的所述串驱动器晶体管。
10.根据权利要求9所述的存储器装置，其中：
每个偶数块包括在所述基底结构的所述串驱动器电路的水平边界内的至少一个体育场结构，所述至少一个体育场结构包括相对阶梯结构，每个相对阶梯结构具有包括所述偶数块的所述层的水平端的台阶；并且
每个奇数块包括在所述基底结构的所述串驱动器电路的水平边界内的至少一个额外体育场结构，所述至少一个额外体育场结构包括额外相对阶梯结构，每个额外相对阶梯结构具有包括所述奇数块的所述层的水平端的额外台阶。
11.根据权利要求10所述的存储器装置，其中：
所述至少一个体育场结构包括多个体育场结构；并且
所述至少一个额外体育场结构包括多个额外体育场结构。
12.根据权利要求10所述的存储器装置，其中所述第一导电布线结构包括：
第一导电接触结构，其接触每个偶数块的所述至少一个体育场结构的所述相对阶梯结构中的一个相对阶梯结构的所述台阶；以及
第一导电填充通孔，其耦合到所述第一导电接触结构且在所述奇数块的所述至少一个额外体育场结构的所述额外相对阶梯结构中的一个额外相对阶梯结构的水平边界内竖直延伸穿过每个奇数块的部分。
13.根据权利要求12所述的存储器装置，其中所述第一导电填充通孔耦合到所述成对偶数行串驱动器晶体管中的所述第一偶数行的所述串驱动器晶体管且耦合到所述成对奇数行串驱动器晶体管中的所述第一奇数行的所述串驱动器晶体管。
14.根据权利要求12所述的存储器装置，其中所述第二导电布线结构包括：
第二导电接触结构，其接触每个奇数块的所述至少一个额外体育场结构的所述额外相对阶梯结构中的一个其它额外相对阶梯结构的所述额外台阶；以及
第二导电填充通孔，其耦合到所述第二导电接触结构且在所述偶数块的所述至少一个体育场结构的所述相对阶梯结构中的一个其它相对阶梯结构的水平边界内竖直延伸穿过每个偶数块的部分。
15.根据权利要求14所述的存储器装置，其中所述第二导电填充通孔耦合到所述成对偶数行串驱动器晶体管中的所述第二偶数行的所述串驱动器晶体管且耦合到所述成对奇数行串驱动器晶体管中的所述第二奇数行的所述串驱动器晶体管。
16.根据权利要求14所述的存储器装置，其进一步包括：
第一导电互连结构，其在所述第一导电接触结构与所述第一导电填充通孔之间水平延伸且耦合所述第一导电接触结构与所述第一导电填充通孔；以及
第二导电互连结构，其在所述第二导电接触结构与所述第二导电填充通孔之间水平延伸且耦合所述第二导电接触结构与所述第二导电填充通孔。
17.根据权利要求9至16中任一权利要求所述的存储器装置，其进一步包括：
第一全局字线，其耦合到所述成对偶数行串驱动器晶体管中的所述第一偶数行的所述串驱动器晶体管的源极；
第二全局字线，其耦合到所述成对奇数行串驱动器晶体管中的第一奇数行的所述串驱动器晶体管的源极；
第三全局字线，其耦合到所述成对偶数行串驱动器晶体管中的所述第二偶数行的所述串驱动器晶体管的源极；以及
第四全局字线，其耦合到所述成对奇数行串驱动器晶体管中的所述第二奇数行的所述串驱动器晶体管的源极。
18.根据权利要求9至16中任一权利要求所述的存储器装置，其中所述存储器结构的所述块进一步包括竖直延伸穿过其中的存储器单元串。
19.一种3D NAND快闪存储器装置，其包括：
存储器结构，其包括各自具有层的块，所述层包括导电结构和与所述导电结构竖直相邻的绝缘结构；
在所述存储器结构的每个块的接触区内的至少一个体育场结构，所述至少一个体育场结构包括相对阶梯结构，所述相对阶梯结构各自具有包括所述块的所述层的边缘的台阶；
导电接触结构，其在所述块中的至少一个块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶上和与所述块中的所述至少一个块水平相邻的所述块中的至少一个其它块的所述相对阶梯结构中的第二相对阶梯结构上；
额外导电结构，其在所述块中的所述至少一个块的所述相对阶梯结构中的第二相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个块，且在所述块中的所述至少一个其它块的所述相对阶梯结构中的第一相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块；
竖直延伸的存储器单元串，其在所述存储器结构的每个块的存储器阵列区内；以及
基底结构，其竖直位于所述存储器结构下面且包括在所述存储器结构的每个块的所述接触区的水平边界内的串驱动器电路，所述串驱动器电路包括耦合到所述额外导电结构且耦合到全局字线的多行串驱动器晶体管。
20.根据权利要求19所述的3D NAND快闪存储器装置，其中：
所述块中的所述至少一个块的所述相对阶梯结构中的所述第一相对阶梯结构的所述台阶上的多组所述导电接触结构耦合到在所述块中的所述至少一个其它块的所述相对阶梯结构中的所述第一相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块的多组所述额外导电结构；并且
所述块中的所述至少一个块的所述相对阶梯结构中的所述第二相对阶梯结构的所述台阶上的额外多组所述导电接触结构耦合到在所述块中的所述至少一个其它块的所述相对阶梯结构中的所述第二相对阶梯结构的所述台阶处竖直延伸穿过所述块中的所述至少一个其它块的额外多组所述额外导电结构。
21.根据权利要求19和20中任一权利要求所述的3D NAND快闪存储器装置，其中所述存储器结构的所述块中的每个块单独地耦合到所述串驱动器电路的多行所述串驱动器晶体管中的水平相邻的两行。
22.根据权利要求21所述的3D NAND快闪存储器装置，其进一步包括：
垂直于所述多行所述串驱动器晶体管延伸的成对全局字线，所述成对全局字线中的每一对中的第一全局字线与所述成对全局字线中的每一对中的第二全局字线耦合到所述多行所述串驱动器晶体管中的所述水平相邻的两行内的不同串驱动器晶体管；以及
平行于所述多行所述串驱动器晶体管延伸的成对块选择线，所述成对块选择线中的每一对中的第一块选择线与所述成对块选择线中的每一对中的第二块选择线耦合到所述多行所述串驱动器晶体管中的所述水平相邻的两行内的不同串驱动器晶体管。
23.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置和所述输出装置；以及
存储器装置，其可操作地耦合到所述处理器装置且包括：
各自具有以层布置的导电结构和绝缘结构的竖直交替序列的块，每个块包括：
正向阶梯结构，其具有包括所述块的所述层的边缘的台阶；以及
反向阶梯结构，其与所述正向阶梯结构相对且具有包括所述块的所述层的额外边缘的额外台阶；
导电接触结构，其在所述块中的第一块的所述正向阶梯结构的所述台阶上和与所述块中的所述第一块水平相邻的所述块中的第二块的所述反向阶梯结构的所述额外台阶上；
导电填充通孔，其在所述块中的所述第一块的所述反向阶梯结构的所述额外台阶处竖直延伸穿过所述块中的所述第一块且在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块；
互连结构，其将所述块中的所述第一块的所述正向阶梯结构的所述台阶上的一组所述导电接触结构耦合到在所述块中的所述第二块的所述正向阶梯结构的所述台阶处竖直延伸穿过所述块中的所述第二块的一组所述导电填充通孔；
额外互连结构，其将所述块中的所述第二块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构耦合到所述块中的所述第一块的所述反向阶梯结构的所述额外台阶上的额外一组所述导电接触结构；以及
基底结构，其位于所述块下面并且包括耦合到所述导电填充通孔的多行串驱动器晶体管。
24.根据权利要求23所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。
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