CN115768114A - 微电子装置以及相关存储器装置和电子系统 - Google Patents

微电子装置以及相关存储器装置和电子系统 Download PDF

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Abstract

本申请涉及微电子装置、存储器装置和电子系统。微电子装置包括堆叠结构、第一数字线、第二数字线和多路复用器装置。所述堆叠结构包括：存取线区，其包括导电结构的下部群组；以及选择栅极区，其上覆于所述存取线区且包括导电结构的上部群组。所述第一数字线耦合到存储器单元串，且所述第二数字线耦合到额外存储器单元串。所述第二数字线在第一方向上从所述第一数字线水平偏移且在第二方向上与所述第一数字线大体上水平对准。所述多路复用器装置耦合到页缓冲器装置、所述第一数字线和所述第二数字线。所述多路复用器装置包括与导电结构的所述上部群组电连通的晶体管。

Description

微电子装置以及相关存储器装置和电子系统
优先权要求
本申请要求2021年9月1日提交的第63/260,804号美国临时专利申请和2021年10月13日提交的第17/450,729号美国专利申请的申请日的权益，以上申请中的每一个的公开内容以全文引用的方式并入本文中。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计和制造的领域。更特定来说，本公开涉及形成微电子装置的方法和相关微电子装置、存储器装置和电子系统。
背景技术
微电子装置设计者通常希望通过减小个别特征的尺寸且通过减小相邻特征之间的分隔距离来增大微电子装置内的特征的集成度或密度。此外，微电子装置设计者通常希望设计出不仅紧凑而且提供性能优点的架构，以及简化的、制造起来更容易且更便宜的设计。
微电子装置的一个实例是存储器装置。存储器装置一般被提供为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器装置，包含(但不限于)非易失性存储器装置(例如，NAND快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一种方式为利用竖直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含存储器单元串，其竖直地延伸穿过包含导电结构和绝缘材料的层次的堆叠结构。每一存储器单元串可包含串联耦合到竖直堆叠的存储器单元的串联组合的至少一个选择装置。相比于具有常规平面(例如，二维(2D))晶体管布置的结构，此配置准许通过在裸片上朝上(例如，竖直)构建阵列来使更多数目的切换装置(例如，晶体管)位于裸片区域的单元(即，所消耗的有源表面的长度和宽度)中。
在包含竖直存储器阵列的常规非易失性存储器装置(例如，常规3D NAND快闪存储器装置)中，数字线(例如，位线、数据线)耦合到竖直存储器阵列的存储器单元串，且紧靠竖直存储器阵列的边缘提供开口以容纳用于数字线中的每一个的数字线接触件。数字线接触件将数字线电连接到逻辑电路系统以促进对竖直存储器阵列的存储器单元串的操作(例如，读取操作、编程操作、擦除操作)。然而，数字线和逻辑电路系统的常规配置会妨碍非易失性存储器装置的性能(例如，数据传送速率、功率消耗)的改进，和/或会阻碍非易失性存储器装置的特征的大小(例如，水平占据面积)的减少。
发明内容
在一些实施例中，微电子装置包括堆叠结构、第一数字线、第二数字线和多路复用器装置。堆叠结构包含导电结构和与导电结构竖直交替的绝缘结构。堆叠结构包括：存取线区，其包括导电结构的下部群组；以及选择栅极区，其上覆于存取线区且包括导电结构的上部群组。第一数字线竖直地上覆于堆叠结构且耦合到竖直地延伸穿过堆叠结构的存储器单元串。第二数字线竖直地上覆于堆叠结构且耦合到竖直地延伸穿过堆叠结构的额外存储器单元串。第二数字线在第一方向上从第一数字线水平偏移且在正交于第一方向的第二方向上与第一数字线大体上水平对准。所述多路复用器装置耦合到页缓冲器装置、所述第一数字线和所述第二数字线。多路复用器装置包括与堆叠结构的选择栅极区内的导电结构的上部群组电连通的晶体管。
在额外实施例中，微电子装置包括第一存储器阵列区、第一数字线、第二存储器阵列区、第二数字线、额外区和页缓冲器装置。第一存储器阵列区包括第一竖直延伸的存储器单元串。第一数字线耦合到第一竖直延伸的存储器单元串。第二存储器阵列区包括第二竖直延伸的存储器单元串。第二数字线耦合到第二竖直延伸的存储器单元串。额外区水平插入于第一存储器阵列区与第二存储器阵列区之间且包括耦合到第一数字线和第二数字线的多路复用器装置。多路复用器装置中的每一个包括竖直地延伸穿过选择栅极结构的柱结构，以及位于柱结构上且耦合到第一数字线中的一个或第二数字线中的一个的柱接触结构。页缓冲器装置耦合到多路复用器装置。
在另外的实施例中，存储器装置包括堆叠结构、第一存储器单元串、第二存储器单元串、第一数字线、第二数字线、多路复用器装置，和基底结构。堆叠结构包含包括存取线结构的第一区，以及竖直上覆于第一区且包括选择栅极结构的第二区。第一存储器单元串竖直地延伸穿过所述堆叠结构。第二存储器单元串竖直地延伸穿过堆叠结构。第一数字线结构耦合到第一存储器单元串。第二数字线结构耦合到第二存储器单元串。多路复用器装置水平插入于第一存储器单元串与第二存储器单元串之间。多路复用器装置耦合到堆叠结构的选择栅极结构、第一数字线结构和第二数字线结构。基底结构竖直地位于堆叠结构之下且包括逻辑区，所述逻辑区包含耦合到多路复用器装置的页缓冲器装置。
在另外其它实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地连接到所述输入装置和所述输出装置；以及存储器装置，其可操作地连接到所述处理器装置。存储器装置包括堆叠结构、存储器单元串、第一数字线、第二数字线、多路复用器装置和基底结构。堆叠结构包含布置成层次的导电结构和绝缘结构的竖直交替序列。堆叠结构包括：第一区，其包括经配置为存取线结构的导电结构的下部群组；以及第二区，其上覆于第一区且包括经配置为选择栅极结构的导电结构的上部群组。所述存储器单元串竖直地延伸穿过所述堆叠结构。第一数字线竖直地上覆于堆叠结构且耦合到存储器单元串中的一些。第二数字线竖直地上覆于堆叠结构且耦合到存储器单元串中的一些其它存储器单元串。多路复用器装置耦合到第一数字线、第二数字线和堆叠结构的第二区内的导电结构的上部群组。基底结构竖直地位于堆叠结构之下且包括逻辑电路系统，所述逻辑电路系统包含耦合到多路复用器装置的页缓冲器装置。
附图说明
图1是根据本公开的实施例的微电子装置结构的简化局部平面图。
图2是图1所示的微电子装置结构的区段的简化局部透视图。
图3是图2中示出的微电子装置结构的区段的子区段的简化局部横截面视图。
图4是根据本公开的额外实施例的微电子装置结构的简化局部平面图。
图5是图4中示出的微电子装置结构的简化局部透视图。
图6是图4和5中示出的微电子装置结构的区段的简化局部横截面视图。
图7是根据本公开实施例的微电子装置的简化局部剖视透视图。
图8是根据本公开的实施例的电子系统的示意性框图。
具体实施方式
以下描述提供具体细节，例如材料组成、形状和大小，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，本公开的实施例可在不采用这些具体细节的情况下实践。实际上，可结合行业中采用的常规微电子装置制作技术实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置，例如3DNAND快闪存储器装置)的完整过程流。下文描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必要的那些过程动作和结构。用以从所述结构形成完整微电子装置的额外动作可通过常规制造技术执行。
本文中呈现的附图仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。预期图中所描绘的形状将因例如制造技术和/或公差而有变化。因此，本文中所描述的实施例不应被理解为限于如所说明的特定形状或区域，而是应包含例如由制造引起的形状偏差。举例来说，说明或描述为箱形的区域可具有粗糙和/或非线性特征，并且说明或描述为圆形的区域可包含一些粗糙和/或线性特征。此外，所示出的锐角可为圆形的，且反之亦然。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状且不限制本权利要求书的范围。图式未必按比例。另外，图之间的共同元件可保持相同数字标号。
如本文所使用，“存储器装置”意指并包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说且仅借助于非限制性实例，术语“存储器装置”不仅包含常规存储器(例如，常规非易失性存储器，例如常规NAND存储器；常规易失性存储器，例如常规DRAM)，而且还包含专用集成电路(ASIC)(例如，芯片上系统(SoC))、微电子装置组合逻辑和存储器，以及并入有存储器的图形处理单元(GPU)。
如本文中所使用，术语“经配置”参考以预定方式促进至少一个结构及至少一个设备中的一或多个的操作的所述结构及设备中的一或多个的大小、形状、材料组成、定向及布置。
如本文中所使用，术语“竖直”、“纵向”、“水平”和“横向”是参考结构的主平面且未必由地球的重力场界定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于所述结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对大面积的结构表面限定。参考各图，“水平”或“橫向”方向可垂直于所指示“Z”轴，并且可平行于所指示“X”轴和/或平行于所指示“Y”轴；并且“竖直”或“纵向”方向可平行于所指示“Z”轴，可垂直于所指示“X”轴，并且可垂直于所指示“Y”轴。
如本文中所使用，被描述为彼此“相邻”的特征(例如，区、结构、装置)是指并包含位于彼此最邻近(例如，最靠近)处的所公开身份(或多个身份)的特征。不匹配“相邻”特征的所公开身份(或多个身份)的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的身份以外的身份的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征是指并包含位于彼此竖直最邻近(例如，竖直最靠近)处的所公开身份(或多个身份)的特征。此外，描述为彼此“水平相邻”的特征是指并包含位于彼此水平最邻近(例如，水平最靠近)处的所公开身份(或多个身份)的特征。
如本文所使用，术语“相交点”是指并包含两个或更多个特征(例如，区、结构、材料、沟槽、装置)或者单个特征的两个或更多个部分会合的位置。举例来说，在第一方向(例如，X方向)上延伸的第一特征与在不同于第一方向的第二方向(例如，Y方向)上延伸的第二特征之间的相交点可为第一特征和第二特征会合的位置。
如本文所使用，例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前部”、“后部”、“左”、“右”及类似的空间相对术语可用于方便描述一个元件或特征与另一元件或特征的关系，如图中所图示。除非另外规定，否则除图中所描绘的定向以外，空间相对术语意欲涵盖材料的不同定向。举例来说，如果图中的材料倒转，那么描述为在其它元件或特征“下方”、“之下”、“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”、或“顶部上”。因此，术语“下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可能以其它方式取向(例如旋转90度、倒置、翻转)，且本文中所用的空间相对描述词相应地进行解释。
如本文中所使用，除非上下文另外清晰地指示，否则单数形式“一”和“所述”也意图包含复数形式。
如本文中所使用，“和/或”包含相关联的所列项中的一或多者的任何以及所有组合。
如本文中所使用，短语“耦合到”是指以可操作方式彼此连接例如通过直接欧姆连接或通过间接连接(例如，借助于另一结构)电连接的结构。
如本文中所使用，关于给定参数、属性或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、属性或条件符合偏差度(如在可接受的公差内)的程度。借助于实例，根据大体上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，乃至满足100.0％。
如本文中所使用，参考特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。举例来说，关于数值的“约”或“近似”可包含额外数值，所述额外数值在所述数值的90.0％到110.0％范围内，例如在所述数值的95.0％到105.0％范围内、在所述数值的97.5％到102.5％范围内、在所述数值的99.0％到101.0％范围内、在所述数值的99.5％到100.5％范围内或在所述数值的99.9％到100.1％范围内。
如本文中所使用，“导电材料”意指并包含例如以下中的一或多个的导电材料：金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))；合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于镁(Mg)的合金、基于Ti的合金、钢、低碳钢、不锈钢)；含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)；以及导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。此外，“导电结构”意指并包含由导电材料形成且包含导电材料的结构。
如本文中所使用，“绝缘材料”意指并包含如以下中的一或多种的电绝缘材料：至少一种电介质氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)和氧化镁(MgOx)中的一或多种)；至少一种电介质氮化物材料(例如，氮化硅(SiNy))；至少一种电介质氮氧化物材料(例如，氮氧化硅(SiOxNy))；至少一种电介质碳氧化物材料(例如，碳氧化硅(SiOxCy))；至少一种氢化电介质碳氧化物材料(例如，氢化碳氧化硅(SiCxOyHz))；以及至少一种电介质碳氧氮化物材料(例如，碳氧氮化硅(SiOxCzNy))。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCy、SiCxOyHz、SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比而非严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意指且包含具有无法由明确限定的自然数的比率表示且违反定比定律的某一元素组成的化合物。此外，“绝缘结构”意指且包含由绝缘材料形成及包含绝缘材料的结构。
除非上下文另有指示，否则本文中所描述的材料可由任何合适的技术形成，所述技术包含但不限于旋涂、毯覆式涂布、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、物理气相沉积(PVD)(例如溅镀)，或外延生长。取决于将要形成的具体材料，用于沉积或生长所述材料的技术可由本领域的技术人员选择。此外，除非上下文另有指示，否则本文所描述的材料去除可由任何合适的技术实现，所述技术包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平面化(例如，化学机械平面化(CMP))或其它已知方法。
图1是根据本公开的实施例的用于微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的微电子装置结构100(例如，存储器装置结构，例如3D NAND快闪存储器装置结构)的简化局部平面图。图2是图1所示的微电子装置结构100的区段A(在图1中借助于虚线描绘)的简化局部透视图。图3是图2中示出的微电子装置结构100的区段A的子区段B(在图2中借助于虚线描绘)的简化局部横截面图。出于清楚和容易理解附图和相关描述起见，在图1至3中的一或多个中描绘的微电子装置结构100的并非全部组件(例如，特征、结构、装置)都在图1至3中的另一个或多个中描绘。通过下文提供的说明，所属领域的技术人员将容易显而易见，本文所描述的结构和装置可包含于相对更大的结构、装置和系统中。
参看图1，微电子装置结构100可包含存储器阵列区102以及在Y方向(例如，第一水平方向)上水平插入于存储器阵列区102之间的额外区104。存储器阵列区102可各自包含存储器阵列106，所述存储器阵列包含在Z方向(例如，竖直方向)上延伸的存储器单元串108。另外，微电子装置结构100包含耦合到存储器阵列106的存储器单元串108的数字线(例如，数据线、位线)，包含第一数字线110和第二数字线112。第一数字线110可在正交于Y方向的X方向(例如，第二水平方向)上与第二数字线112大体上水平对准，且可在Y方向上从第二数字线112水平偏移(例如，水平分离)。第一数字线110和第二数字线112可水平终止于微电子装置结构100的额外区104内。另外，在额外区104的水平区域内，微电子装置结构100包含多路复用器(MUX)装置116，所述多路复用器装置耦合到第一数字线110和第二数字线112，并且还耦合到竖直位于存储器阵列区102之下的逻辑电路系统(例如，页缓冲电路系统)。MUX装置116可至少部分地(例如，大体上)受限于额外区104的水平区域内。微电子装置结构100还包含如下文进一步详细描述的额外特征(例如，额外结构、额外装置)。
继续参考图1，微电子装置结构100的存储器阵列区102内的存储器阵列106可包含在X方向上延伸的存储器单元串108的行和在Y方向上延伸的存储器单元串108的列。存储器阵列区102内的存储器阵列106可个别地包含合意数量的存储器单元串108。
存储器单元串108可位于包含布置成层次的导电结构和绝缘结构的竖直交替序列的堆叠结构(在下文进一步参考图3详细描述)内。堆叠结构的导电结构与竖直地延伸穿过堆叠结构的单元柱结构之间的相交点可形成存储器单元串108的存储器单元。单元柱结构可各自个别地由材料的堆叠形成且包含所述材料的堆叠。借助于非限制性实例，单元柱结构中的每一个可经形成为包含：电荷阻挡材料，例如第一电介质氧化物材料(例如，SiOx，例如SiO2；AlOx，例如Al2O3)；电荷捕获材料，例如电介质氮化物材料(例如，SiNy，例如Si3N4)；隧道电介质材料，例如第二氧化物电介质材料(例如，SiOx，例如SiO2)；沟道材料，例如半导体材料(例如，硅，例如多晶Si)；以及电介质填充材料(例如，电介质氧化物、电介质氮化物、空气)。电荷阻挡材料可形成于至少部分地限定单元柱结构的水平边界的堆叠结构的层次的导电结构和绝缘结构的表面上或上方；电荷捕获材料可由电荷阻挡材料水平地包围；隧道电介质材料可由电荷捕获材料水平地包围；沟道材料可由隧道电介质材料水平地包围；且电介质填充材料可由沟道材料水平地包围。在一些实施例中，存储器单元108包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元108包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(带/势垒工程化TANOS)存储器单元，其中的每一个是MONOS存储器单元的子组。在另外的实施例中，存储器单元108包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属浮动栅极)作为电荷存储结构。
仍然参考图1，微电子装置结构100可展现其第一数字线110和第二数字线112的合意的图案。可通过在合意的水平位置(例如，在Y方向上)选择性地切割相对较大的初步数字线以从其形成第一数字线110和第二数字线112而形成第一数字线110和第二数字线112的图案。在一些实施例中，初步数字线的一或多个群组是在微电子装置结构100内与初步数字线的一或多个其它群组不同的水平位置(例如，在Y方向上)切割，使得由初步数字线的群组形成的第一数字线110的群组和第二数字线112的群组在微电子装置结构100内水平终止(例如，在Y方向上)的位置不同于由初步数字线的其它群组形成的第一数字线110的其它群组和第二数字线112的其它群组。借助于非限制性实例，如图1中所描绘，可在微电子装置结构100的额外区104内的第一水平位置(例如，在Y方向上)切割三十二(32)个初步数字线当中的八(8)个，同时不在第一水平位置切割三十二(32)个初步数字线当中的剩余二十四(24)个，使得由八(8)个初步数字线形成的八(8)个第一数字线110和八(8)个第二数字线112水平终止于第一水平位置，但由其它二十四(24)个初步数字线形成的额外数字线(例如，额外第一数字线110和额外第二数字线112)不水平终止于第一水平位置。在额外实施例中，微电子装置结构100经形成为展现第一数字线110和第二数字线112的不同图案。举例来说，第一数字线110的至少一个群组可包含水平终止于微电子装置结构100的额外区104内的大体上相同水平位置(例如，在Y方向上)的不同数量(例如，小于八(8)个、大于八(8)个)的第一数字线110；且与第一数字线110的所述至少一个群组水平对准(例如，在X方向上)的第二数字线112的至少一个群组可包含水平终止于微电子装置结构100的额外区104内的大体上相同水平位置(例如，在Y方向上)的不同数量(例如，小于八(8)个、大于八(8)个)的第二数字线112。
第一数字线110可展现在Y方向上平行延伸且在X方向上彼此分离的水平细长形状。如本文所使用，术语“平行”表示大体上平行。另外，第二数字线112也可展现在Y方向上平行延伸且在X方向上彼此分离的水平细长形状。第一数字线110和第二数字线112可在微电子装置结构100内在Z方向上位于彼此大体上相同的竖直位置。第一数字线110可与第二数字线112不连续，且可耦合到与第二数字线112不同的存储器单元串108。如图1所示，第一数字线110中的至少一些可定位在微电子装置结构100的与第二数字线112中的至少一些不同的存储器阵列区102内(且因此可在不同存储器阵列106上方水平延伸)。
第一数字线110可具有与第二数字线112大体上相同的尺寸(例如，在Y方向上的长度、在X方向上的宽度、在Z方向上的高度)、形状和间距；或第一数字线110可具有与第二数字线112不同的尺寸(例如，在Y方向上的不同长度、在X方向上的不同宽度、在Z方向上的不同高度)、不同形状和不同间距中的一或多个。在一些实施例中，至少一些第一数字线110在Y方向上的长度大体上等于(例如，大体上相同于)第二数字线112中的至少一些在Y方向上的长度。在额外实施例中，第一数字线110中的至少一些在Y方向上的长度不同于(例如，小于、大于)第二数字线112中的至少一些在Y方向上的长度。
接下来参考图2，微电子装置结构100的MUX装置116可至少借助于第一接触结构118(例如，数字线接触结构)耦合到第一数字线110和第二数字线112。另外，MUX装置116可至少借助于第二接触结构120和导电布线结构122耦合到微电子装置结构100的页缓冲器装置124。任选地，一或多个隔离装置126可耦合到导电布线结构122且可电学上介入于页缓冲器装置124与MUX装置116之间。MUX装置116可布置成对，所述对中的每一个包含第一MUX装置116A和第二MUX装置116B。对于每一对MUX装置116，其第一MUX装置116A可耦合到第一数字线110中的一个，且也可耦合到导电布线结构122中的至少一个；且其第二MUX装置116B可耦合到与第一数字线110中的所述一个水平对准的第二数字线112中的一个，且也可耦合到导电布线结构122中的所述至少一个。
MUX装置116可经配置和操作以将从第一数字线110和第二数字线112接收的信号选择性地转发到页缓冲器装置124，反之亦然。在下文参考图3进一步详细描述MUX装置116。对于个别对MUX装置116，其第一MUX装置116A的作用中状态(例如，接通状态、选定状态)同时与其第二MUX装置116B的非作用中状态(例如，断开状态、取消选择状态)可促进页缓冲器装置124与耦合到第一MUX装置116A的第一数字线110之间的信号传输，同时妨碍页缓冲器装置124与耦合到第二MUX装置116B的第二数字线112之间的信号传输。相反，对于个别对MUX装置116，其第二MUX装置116B的作用中状态(例如，接通状态、选定状态)同时与其第一MUX装置116A的非作用中状态(例如，断开状态、取消选择状态)可促进页缓冲器装置124与耦合到第二MUX装置116B的第二数字线112之间的信号传输，同时妨碍页缓冲器装置124与耦合到第一MUX装置116A的第一数字线110之间的信号传输。
仍然参考图2，页缓冲器装置124个别地可经配置以感测与其耦合的导电布线结构122上的数据(例如，呈信号的形式)(从耦合第一数字线110的第一MUX装置116A或从耦合第二数字线112的第二MUX装置116B接收)，且存储(例如，临时存储)由导电布线结构122运载的一或多个信息位。每一页缓冲器装置124可借助于与其耦合的个别对MUX装置116与个别第一数字线110和个别第二数字线112个别地电连通。页缓冲器装置124也可耦合到输入/输出(I/O)装置和额外数据路径，且可促进或促成I/O装置与存储器阵列106(图1)的存储器单元串108(图1)之间的合意的数据传送(例如，呈信号的形式)。举例来说，每一页缓冲器装置124可包含页缓冲电路系统，其包括数据高速缓存电路系统(例如，动态数据高速缓存(DDC)电路系统、初级数据高速缓存(PDC)电路系统、次级数据高速缓存(SDC)电路系统、临时数据高速缓存(TDC)电路系统)、感测放大器(SA)电路系统和数字线预充电电路系统的布置。
如果包含，那么隔离装置126(例如，隔离晶体管)可经配置和操作以将存储器阵列区102(图1)和/或额外区104中采用的电压隔离于微电子装置结构100的其它特征(例如，结构、装置)。隔离装置126可沿着导电布线结构122的路径在合意的位置插入于MUX装置116与页缓冲器装置124之间。在一些实施例中，隔离装置126包括高电压隔离(HVISO)晶体管，其经配置和操作以传递大于或等于约18V的电压，例如处于从约18V到约25V的范围内。在额外实施例中，隔离装置126包括低电压隔离(LVISO)晶体管，其经配置和操作以大体上阻挡数字线110和112上的施加电压以在处于非作用中状态(例如，断开状态、取消选择状态)的同时保护页缓冲器装置124。
同时参考图1和2，微电子装置结构100的配置相对于常规配置促进了增强的微电子装置(例如，存储器装置)性能。举例来说，与常规数字线长度相比第一数字线110和第二数字线112在Y方向上的相对较短长度(例如，个别数字线长度大于或等于个别第一数字线110和个别第二数字线112的组合长度)可促进相对较快的数据传送速率。可在读取操作期间相对较快地从第一数字线110和第二数字线112接收数据，且数据可在编程操作期间相对较快地通过第一数字线110和第二数字线112经编程到预定存储器单元。微电子装置结构100的配置也可促进与常规配置相比减少的功率消耗。
接下来参考图3，微电子装置结构100的MUX装置116和第二接触结构120可经形成为竖直延伸(例如，在Z方向上)通过微电子装置结构100的堆叠结构128，所述堆叠结构包含导电结构130和绝缘结构132的竖直交替(例如，在Z方向上)序列且布置成层次134。堆叠结构128可竖直地插入于导电布线结构122与第一数字线110和第二数字线112中的每一个之间。堆叠结构128的层次134中的每一个可包含竖直相邻于绝缘结构132中的至少一个的导电结构130中的至少一个。如下文进一步详细描述，MUX装置116和第二接触结构120可竖直地延伸穿过堆叠结构128的彼此不同的区，其中所述不同区中的一或多个内的导电结构130中的至少一些在微电子装置结构100内具有与所述不同区中的一或多个其它区内的导电结构130的至少其它一些不同的配置和/或操作功能。
在一些实施例中，堆叠结构128的导电结构130由钨(W)形成并且包含钨，且绝缘结构132由二氧化硅(SiO2)形成并且包含二氧化硅。在额外实施例中，导电结构130由至少一种不同导电材料(例如，掺杂有至少一种导电性增强掺杂剂的半导体材料；不同金属；合金；含导电金属材料)形成并且包含所述至少一种不同导电材料，和/或绝缘结构132由至少一种不同绝缘材料(例如，不同电介质氧化物材料、电介质氮化物材料、电介质氧氮化物材料、电介质氧碳化物材料、氢化电介质氧碳化物材料、电介质碳氧氮化物材料)形成并且包含所述至少一种不同绝缘材料。堆叠结构128的层次134的导电结构130和绝缘结构132可各自个别地为大体上平面的，且可各自个别地展现所需厚度(例如，在Z方向上的竖直尺寸)。
任选地，一或多个衬里材料(例如，绝缘衬里材料、导电衬里材料)可形成于堆叠结构128的导电结构130周围。衬里材料可例如由以下中的一或多种形成且包含以下中的一或多种：金属(例如，钛、钽)、合金、金属氮化物(例如，氮化钨、氮化钛、氮化钽)和金属氧化物(例如，氧化铝)。在一些实施例中，衬里材料包括用作用于形成导电结构130的晶种材料的至少一种导电材料。在一些实施例中，衬里材料包括氮化钛。在另外的实施例中，衬里材料进一步包含氧化铝。作为非限制性实例，氧化铝可直接邻近于绝缘结构132形成，氮化钛可直接邻近于氧化铝形成，且钨可直接邻近于氮化钛形成。为了清楚和易于理解所述描述，图3中未说明衬里材料，但应理解，衬里材料可安置在导电结构130周围。
堆叠结构128可划分成位于彼此不同的竖直位置(例如，竖直高程)的多个区。举例来说，如图3所示，堆叠结构128可包含存取线区136(例如，字线区)、竖直位于存取线区136之上的第一选择栅极区138(例如，上部选择栅极区、漏极侧选择栅极(SGD)区)，以及竖直位于存取线区136之下的第二选择栅极区140(例如，下部选择栅极区、源极侧选择栅极(SGS)区)。在存取线区136的边界内，导电结构130中的至少一些可用作用于微电子装置结构100的存储器阵列106(图1)的存储器单元串108(图1)的存储器单元的局部存取线(例如，局部字线)。在第一选择栅极区138的边界内，导电结构中的至少一些可用作用于存储器阵列106(图1)的存储器单元串108(图1)的第一选择栅极(例如，SGD、上部选择栅极)。在第二选择栅极区140的边界内，导电结构130中的至少一些可用作用于存储器阵列106(图1)的存储器单元串108(图1)的第二选择栅极(例如，SGS、下部选择栅极)。
如图3所示，在一些实施例中，隔离区137竖直地插入(例如，在Z方向上)于堆叠结构128的存取线区136与第一选择栅极区138之间。隔离区137可包含至少一种绝缘材料(例如，至少一种电介质材料，例如至少一种电介质氧化物材料)。绝缘材料的竖直厚度可大于堆叠结构128的个别层次134的个别绝缘结构132的竖直厚度。另外，在第一选择栅极区138的边界内，堆叠结构128可进一步包含竖直地延伸穿过其的一或多个经填充的狭槽。经填充的狭槽可包括至少部分地(例如，大体上)填充有至少一种绝缘材料(例如，至少一种电介质材料，例如至少一种电介质氧化物材料)的狭槽(例如，狭缝、沟槽、开口)。经填充的狭槽可例如用以水平分离且电隔离用作堆叠结构128的第一选择栅极区138内的第一选择栅极(例如，SGD、上部选择栅极)的导电结构130。另外，一或多个额外经填充的狭槽可竖直延伸完全通过堆叠结构128。所述一或多个额外经填充的狭槽可例如用以将堆叠结构128分割(例如，划分)为多个(例如，多于一个)块。
继续参考图3，MUX装置116中的每一个(包含耦合到彼此相同的导电布线结构122的每一对MUX装置116的第一MUX装置116A和第二MUX装置116B)可个别地包含柱结构142、竖直位于柱结构142之上的第一柱接触结构144，以及竖直位于柱结构142之下的第二柱接触结构146。柱结构142可从第一柱接触结构144和第二柱接触结构146且在其之间竖直延伸。对于MUX装置116中的每一个，堆叠结构128的第一选择栅极区138内的堆叠结构128的层次134的导电结构130可接触(例如，物理接触、电接触)MUX装置116的柱结构142以形成MUX装置116的晶体管，如下文进一步详细描述。如图3所示，对于MUX装置116中的每一个，其第一柱接触结构144可插入于其柱结构142与第一接触结构118中的一个之间；且其第二柱接触结构146可插入于其柱结构142与第二接触结构120中的一个之间。
对于MUX装置116中的每一个(例如，第一MUX装置116A中的每一个和第二MUX装置116B中的每一个)，其柱结构142可由材料堆叠形成并且包含材料堆叠。举例来说，每一柱结构142可包含栅极电介质材料148、沟道材料150和电介质填充材料152。栅极电介质材料148可水平插入于沟道材料150与堆叠结构128的第一选择栅极区138内的堆叠结构128的层次134的导电结构130之间。沟道材料150可水平插入于栅极电介质材料148与电介质填充材料152之间。对于每一柱结构142，其电介质填充材料152可向外由其沟道材料150水平包围；且其沟道材料150可向外由其栅极电介质材料148包围。
在一些实施例中，柱结构142中的每一个的栅极电介质材料148可由至少一种电介质材料形成并且包含至少一种电介质材料，例如以下各项中的一或多个：至少一种氧化物电介质材料(例如，SiOx、AlOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃中的一或多个)、至少一种氮化物电介质材料(例如，SiNy)，和至少一种低K电介质材料(例如，碳氧化硅(SiOxCy)、氮氧化硅(SiOxNy)、氢化碳氧化硅(SiCxOyHz)和碳氮氧化硅(SiOxCzNy)中的一或多种)。在一些实施例中，栅极电介质材料148由SiOx(例如，SiO2)形成并且包含SiOx。在额外实施例中，栅极电介质材料148由AlOx(例如，Al2O3)形成并且包含AlOx。栅极电介质材料148可为大体上均质的，或栅极电介质材料148可为异质的。
如图3所示，栅极电介质材料148可至少部分地覆盖沟道材料150的外侧表面(例如，外侧壁)。栅极电介质材料148可例如在堆叠结构128的第一选择栅极区138的竖直边界内大体上覆盖沟道材料150的外侧表面的部分。对于每一柱结构142，其栅极电介质材料148可从其沟道材料150和第一选择栅极区138内的堆叠结构128的层次134的导电结构130且在其之间水平延伸。另外，栅极电介质材料148也可在堆叠结构128的第一选择栅极区138的竖直边界外部至少部分地覆盖沟道材料150的外侧表面的额外部分。举例来说，栅极电介质材料148可覆盖竖直地插入于存取线区136与堆叠结构128的第一选择栅极区138之间的隔离区137的竖直边界内的沟道材料150的部分。在一些实施例中，对于个别MUX装置116，其柱结构142的栅极电介质材料148竖直地延伸进入其第二柱接触结构146以在第二柱接触结构146的竖直边界内至少部分地覆盖柱结构142的沟道材料150的外侧表面的部分。此外，对于个别MUX装置116，其栅极电介质材料148也可经形成为至少部分地覆盖MUX装置116的额外部分。举例来说，如图3中所描绘，对于个别MUX装置116，其栅极电介质材料148也可至少部分地(例如，大体上)覆盖MUX装置116的第一柱接触结构144的外侧表面。
柱结构142中的每一个的沟道材料150可由至少一种半导体材料形成并且包含所述至少一种半导体材料，例如硅(例如，多晶硅)、锗、硅-锗和氧化物半导体材料中的一或多种。在一些实施例中，沟道材料150包括多晶硅。多晶硅可掺杂有一或多种导电性增强掺杂剂(例如，至少一种P型掺杂剂，例如硼、铝和镓中的一或多种；或至少一种N型掺杂剂，例如磷、砷、锑和铋中的一或多种)，或可大体上未掺杂。在额外实施例中，沟道材料150包括具有大于多晶硅的带隙的至少一种氧化物半导体材料，所述带隙例如大于1.65电子伏特(eV)的带隙。借助于非限制性实例，沟道材料150可由以下各项中的一或多种形成且包含以下各项中的一或多种：氧化锌锡(ZnxSnyO，通常称为“ZTO”)、氧化铟锌(InxZnyO，通常称为“IZO”)、氧化锌(ZnxO)、氧化铟镓锌(InxGayZnzO，通常称为“IGZO”)、氧化铟镓硅(InxGaySizO，通常称为“IGSO”)、氧化铟钨(InxWyO，通常称为“IWO”)、氧化铟(InxO)、氧化锡(SnxO)、氧化钛(TixO)、氮氧化锌(ZnxONz)、氧化镁锌(MgxZnyO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化硅铟锌(SixInyZnzO)、氧化铝锌锡(AlxZnySnzO)、氧化镓锌锡(GaxZnySnzO)、氧化锆锌锡(ZrxZnySnzO)和其它相似材料。沟道材料150可为大体上均质的，或沟道材料150可为异质的。
每一柱结构142的沟道材料150可经形成为具有所需形状。在一些实施例中，对于个别柱结构142，其沟道材料150至少部分地(例如，大体上)覆盖柱结构142的电介质填充材料152的外侧表面(例如，外侧壁)和下部表面(例如，底部表面)。举例来说，电介质填充材料152可水平插入于沟道材料150的不同部分之间，且可竖直地终止于沟道材料150上。沟道材料150的下部表面可物理接触包含柱结构142的MUX装置116的第二柱接触结构146的表面，且电介质填充材料152的下部表面可物理接触沟道材料150的水平延伸表面。在一些实施例中，对于个别MUX装置116，其柱结构142的沟道材料150竖直地延伸进入其第二柱接触结构146，且在第二柱接触结构146的竖直边界内大体上覆盖柱结构142的电介质填充材料152的部分。在额外实施例中，每一柱结构142的沟道材料150经配置以使得电介质填充材料152竖直地延伸(即，在Z方向上)穿过其中且延伸到包含柱结构142的MUX装置116的第二柱接触结构146。沟道材料150的下部表面可物理接触第二柱接触结构146的上部表面，且电介质填充材料152的下部表面也可物理接触第二柱接触结构146的上部表面。此外，对于个别MUX装置116，其柱结构142的沟道材料150的上部表面可物理接触MUX装置116的第一柱接触结构144的下部表面。在一些实施例中，对于个别MUX装置116，其沟道材料150的上部表面与其电介质填充材料152的上部表面大体上共面，且从其栅极电介质材料148的上部表面竖直地偏移(例如，相对于其竖直地凹陷)。
柱结构142中的每一个的电介质填充材料152可由至少一种电介质材料形成且包含至少一种电介质材料，例如以下中的一或多个至少一种电介质氧化物材料(例如，SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、至少一种电介质氮化物材料(例如，SiNy)、至少一种电介质氧氮化物材料(例如，SiOxNy)、至少一种电介质氧碳化物材料(例如，SiOxCy)、至少一种氢化电介质氧碳化物材料(例如，SiCxOyHz)和至少一种电介质碳氧氮化物材料(例如，SiOxCzNy)，和空气。在一些实施例中，电介质填充材料152由至少一种电介质氧化物材料(例如，SiOx，例如SiO2)形成且包含所述至少一种电介质氧化物材料。在额外实施例中，电介质填充材料152由至少一种电介质氮化物材料(例如，SiNy，例如Si3N4)形成并且包含所述至少一种电介质氮化物材料。在另外的实施例中，电介质填充材料152由YOx(例如，氧化钇(III)(Y2O3))形成并且包含YOx。电介质填充材料152可为大体上均质的，或电介质填充材料152可为异质的。
每一柱结构142的电介质填充材料152可大体上覆盖柱结构142的沟道材料150的内侧表面(例如，内部侧壁)。电介质填充材料152可直接水平邻近于沟道材料150的内侧表面(例如，内部侧壁)。如图3所示，对于个别MUX装置116，电介质填充材料152可经形成为从MUX装置116的第一柱接触结构144朝向MUX装置116的第二柱接触结构146竖直延伸(即，在Z方向上)。电介质填充材料152的下部边界(例如，下部表面)可竖直地位于第二柱接触结构146的上部竖直边界(例如，上部表面)下方，竖直地位于所述上部竖直边界上方，或竖直地位于所述上部竖直边界处。在一些实施例中，对于个别MUX装置116，其柱结构142的电介质填充材料152竖直地延伸进入其第二柱接触结构146。
对于微电子装置结构100的每一MUX装置116(例如，每个第一MUX装置116A，每个第二MUX装置116B)，其柱结构142和第一选择栅极区138内的堆叠结构128的层次134中的至少一些的导电结构130的相交点可限定MUX装置116的晶体管154。在一些实施例中，个别MUX装置116的晶体管154包括金属氧化物半导体(MOS)晶体管。如果第一选择栅极区138内的堆叠结构128的层次134的导电结构130用作用于微电子装置结构100的SGD，那么个别MUX装置116的晶体管154可包括MOS-SGD晶体管，且MUX装置116可包括MOS-SGD MUX装置。
仍然参考图3，对于每一MUX装置116，其第一柱接触结构144可接触(例如，物理接触、电接触)其柱结构142的沟道材料150。在一些实施例中，对于每一MUX装置116，其第一柱接触结构144的下部边界(例如，下部表面)与其柱结构142的沟道材料150的上部边界(例如，上部表面)大体上共面。第一柱接触结构144的下部边界可竖直地位于MUX装置116的栅极电介质材料148的上部边界(例如，上部表面)之下，使得栅极电介质材料148至少部分地(例如，大体上)覆盖第一柱接触结构144的侧表面(例如，侧壁)。在额外实施例中，第一柱接触结构144的下部边界竖直地位于MUX装置116的沟道材料150的上部边界之下，使得沟道材料150至少部分地(例如，大体上)覆盖第一柱接触结构144的侧表面。在一些实施例中，对于每一MUX装置116，其第一柱接触结构144的下部边界在堆叠结构128的第一选择栅极区138的竖直边界内竖直地上覆于(例如，在Z方向上)最上部导电结构130的上部边界(例如，上部表面)之上。
MUX装置116中的每一个的第一柱接触结构144可由导电材料形成并且包含导电材料。作为非限制性实例，第一柱接触结构144可各自个别地由以下各项中的一或多种形成并且包含以下各项中的一或多种：至少一种导电掺杂半导体材料、至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，每个第一柱接触结构144由掺杂有一或多种导电性增强掺杂剂(例如，一或多种N型掺杂剂、一或多种P型掺杂剂)的多晶硅形成并且包含所述多晶硅。第一柱接触结构144中的每一个可个别地为大体上均质的，或第一柱接触结构144中的一或多个可个别地为异质的。
仍然参考图3，对于每一MUX装置116，其第二柱接触结构146可接触(例如，物理接触、电接触)其柱结构142的沟道材料150。在一些实施例中，对于每一MUX装置116，其第二柱接触结构146的上部边界(例如，上部表面)竖直地上覆于其柱结构142的沟道材料150的下部边界(例如，下部表面)之上。第二柱接触结构146的上部边界可竖直地上覆于MUX装置116的栅极电介质材料148的下部边界(例如，下部表面)之上，使得第二柱接触结构146至少部分地(例如，大体上)覆盖栅极电介质材料148的外侧表面(例如，外侧壁)。在额外实施例中，第二柱接触结构146的上部边界与其柱结构142的沟道材料150的下部边界大体上共面。个别MUX装置116的第二柱接触结构146的水平尺寸可大于MUX装置116的第一柱接触结构144的水平尺寸。另外，个别MUX装置116的第二柱接触结构146的体积可大于MUX装置116的第一柱接触结构144的体积。在一些实施例中，对于每一MUX装置116，其第二柱接触结构146的上部边界在堆叠结构128的存取线区136的竖直边界内竖直地上覆于(例如，在Z方向上)最上部导电结构130的上部边界(例如，上部表面)之上；且第二柱接触结构146的下部边界在堆叠结构128的存取线区136的竖直边界内竖直地位于(例如，在Z方向上)最上部导电结构130的下部边界(例如，下部表面)之下。在额外实施例中，对于每一MUX装置116，其第二柱接触结构146的上部边界在堆叠结构128的存取线区136的竖直边界内定位于最上部导电结构130的上部边界处或竖直地位于所述上部边界下方(例如，在Z方向上)。在另外的实施例中，对于每一MUX装置116，第二柱接触结构146的下部边界在堆叠结构128的存取线区136的竖直边界内定位于最上部导电结构130的下部边界处或竖直地位于所述下部边界上方(例如，在Z方向上)，例如在堆叠结构128的存取线区136的竖直边界内在最上部导电结构130的上部边界处或竖直地位于所述上部边界上方。
MUX装置116中的每一个的第二柱接触结构146可由导电材料形成并且包含导电材料。作为非限制性实例，第二柱接触结构146可各自个别地由以下各项中的一或多种形成并且包含以下各项中的一或多种：至少一种导电掺杂半导体材料、至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。对于个别MUX装置116，其第二柱接触结构146的材料成分可大体上相同于或不同于其第一柱接触结构144的材料成分。在一些实施例中，每个第二柱接触结构146由掺杂有一或多种导电性增强掺杂剂(例如，一或多种N型掺杂剂、一或多种P型掺杂剂)的多晶硅形成并且包含所述多晶硅。第二柱接触结构146中的每一个可个别地为大体上均质的，或第二柱接触结构146中的一或多个可个别地为异质的。
继续参考图3，第一接触结构118可竖直地上覆于且接触件(例如，物理接触、电接触)MUX装置116的第一柱接触结构144。对于每个第一MUX装置116A，竖直上覆于且接触第一MUX装置116A的第一柱接触结构144的第一接触结构118可将第一MUX装置116A耦合到个别第一数字线110。另外，对于每个第二MUX装置116B，竖直上覆于且接触第二MUX装置116B的第一柱接触结构144的第一接触结构118可将第二MUX装置116B耦合到个别第二数字线112。
第一接触结构118可由导电材料形成并且包含导电材料。作为非限制性实例，第一接触结构118可各自个别地由金属材料形成并且包含金属材料，所述金属材料包括以下各项中的一或多种：至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。如图3所示，在一些实施例中，第一接触结构118各自包含第一导电插塞结构156，和至少部分地包围第一导电插塞结构156的第一导电衬里结构158。第一导电衬里结构158可例如大体上覆盖且包围第一导电插塞结构156的底部表面和侧表面。第一导电衬里结构158可插入于第一导电插塞结构156与位于第一接触结构118之下且耦合到所述第一接触结构的MUX装置116(例如，第一MUX装置116A、第二MUX装置116B)的第一柱接触结构144之间。第一导电衬里结构158的材料成分可不同于第一导电插塞结构156的材料成分。在一些实施例中，每个第一接触结构118的第一导电插塞结构156由元素金属(例如，元素W)形成并且包含元素金属，且每个第一接触结构118的第一导电衬里结构158由导电金属氮化物(例如，TiNx)形成并且包含导电金属氮化物。在额外实施例中，从第一接触结构118中的一或多个(例如，每个)省略第一导电衬里结构158。每个第一接触结构118可例如仅包含第一导电插塞结构156。
继续参考图3，第三接触结构164可经形成为将耦合到第一MUX装置116A的第一接触结构118电连接到第一数字线110，且将耦合到第二MUX装置116B的第一接触结构118电连接到第二数字线112。对于每个第一MUX装置116A，竖直上覆于且接触耦合到第一MUX装置116A的个别第一接触结构118的第三接触结构164可将第一接触结构118(且因此第一MUX装置116A)耦合到个别第一数字线110。另外，对于每个第二MUX装置116B，竖直上覆于且接触耦合到第二MUX装置116B的个别第一接触结构118的第三接触结构164可将第一接触结构118(且因此第二MUX装置116B)耦合到个别第二数字线112。
第三接触结构164可由导电材料形成并且包含导电材料。作为非限制性实例，第三接触结构164可各自个别地由金属材料形成并且包含金属材料，所述金属材料包括以下各项中的一或多种：至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。如图3所示，在一些实施例中，第三接触结构164各自包含第二导电插塞结构160，和至少部分地包围第二导电插塞结构160的第二导电衬里结构162。第二导电衬里结构162可例如大体上覆盖且包围第二导电插塞结构160的底部表面和侧表面。第二导电衬里结构162可插入于第二导电插塞结构160与位于第三接触结构164之下且耦合到所述第三接触结构的第一接触结构118的第一导电插塞结构156之间。第二导电衬里结构162的材料成分可不同于第二导电插塞结构160的材料成分。在一些实施例中，每个第三接触结构164的第二导电插塞结构160由元素金属(例如，元素W)形成并且包含元素金属，且每个第三接触结构164的第二导电衬里结构162由导电金属氮化物(例如，TiNx)形成并且包含导电金属氮化物。在额外实施例中，从第三接触结构164中的一或多个(例如，每个)省略第二导电衬里结构162。每个第三接触结构164可例如仅包含第二导电插塞结构160。
仍然参考图3，第二接触结构120可竖直地位于MUX装置116的第二柱接触结构146之下且接触(例如，物理接触、电接触)所述第二柱接触结构。对于每个第一MUX装置116A，竖直位于第一MUX装置116A的第二柱接触结构146之下且电连接到所述第二柱接触结构的第二接触结构120可将第一MUX装置116A耦合到竖直位于堆叠结构128之下的导电布线结构122中的一或多个。另外，对于每个第二MUX装置116B，竖直位于第二MUX装置116B的第二柱接触结构146之下且电连接到所述第二柱接触结构的第二接触结构120可将第二MUX装置116B耦合到竖直位于堆叠结构128之下的导电布线结构122。如图3所示，第二接触结构120可竖直地延伸穿过竖直位于堆叠结构128之下的堆叠结构128的部分。下部竖直边界(例如，在Z方向上的下部表面)可定位于堆叠结构128的下部竖直边界处或下方。在一些实施例中，每个第二接触结构120的下部竖直边界在堆叠结构128的第二选择栅极区140内竖直定位于竖直地最低导电结构130的下部竖直边界下方。
第二接触结构120可个别地由导电材料形成并且包含导电材料。作为非限制性实例，第二接触结构120可各自个别地由金属材料形成并且包含金属材料，所述金属材料包括以下各项中的一或多种：至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第二接触结构120由元素金属(例如，元素W)形成并且包含元素金属。
仍然参考图3，至少一种导电衬里材料170可至少部分地包围MUX装置116的第二柱接触结构146，以及竖直地位于其下方的第二接触结构120。对于每个MUX装置116(例如，每个第一MUX装置116A、每个第二MUX装置116B)，导电衬里材料170可大体上覆盖且包围其第二柱接触结构146的底部表面(例如，下部表面)和侧表面，且也可大体上覆盖且包围竖直位于第二柱接触结构146之下且耦合到所述第二柱接触结构的第二接触结构120的顶部表面(例如，上部表面)和侧表面。对于个别第二柱接触结构146和与第二柱接触结构146操作性地相关联的个别第二接触结构120，导电衬里材料170的竖直延伸部分可水平插入于堆叠结构128(包含其导电结构130和绝缘结构132)与第二柱接触结构146和第二接触结构120中的每一个之间；且导电衬里材料170的水平延伸部分可竖直地插入于第二柱接触结构146与第二接触结构120之间。如图3所示，在一些实施例中，水平包围个别第二柱接触结构146的导电衬里材料170的一部分的水平厚度大于水平包围竖直位于第二柱接触结构146之下且耦合到所述第二柱接触结构的个别第二接触结构120的导电衬里材料170的额外部分的水平厚度。
导电衬里材料170可由导电材料形成并且包含导电材料。作为非限制性实例，导电衬里材料170由金属材料形成并且包含金属材料，所述金属材料包括以下各项中的一或多种：至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。导电衬里材料170的材料成分可不同于第二柱接触结构146和第二接触结构120的材料成分。在一些实施例中，导电衬里材料170由导电金属氮化物(例如，TiNx)形成并且包含导电金属氮化物。
继续参考图3，第二柱接触结构146、第二接触结构120和导电衬里材料170可借助于至少一种电介质衬里材料172与堆叠结构128的层次134的导电结构130电隔离。电介质衬里材料172可水平介于堆叠结构128与第二柱接触结构146中的每一个之间，且也可水平介于堆叠结构128与每个第二接触结构120之间。如图3所示，电介质衬里材料172可水平介于导电衬里材料170与堆叠结构128之间。电介质衬里材料172可在导电衬里材料170的外侧表面上方连续地延伸且大体上覆盖所述外侧表面。
电介质衬里材料172可形成于至少一种绝缘材料上方且包含所述至少一种绝缘材料，例如以下中的一或多个：至少一种电介质氧化物材料(例如，SiOx，磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx和MgOx中的一或多种)、至少一种电介质氮化物材料(例如，SiNy)、至少一种电介质氮氧化物材料(例如，SiOxNy)和至少一种电介质碳氧氮化物材料(例如，SiOxCzNy)。在一些实施例中，电介质衬里材料172由至少一种电介质氧化物材料(例如，SiOx，例如SiO2)形成且包含所述至少一种电介质氧化物材料。
继续参考图3，导电衬垫结构166可竖直地位于第二接触结构120之下且接触(例如，物理接触、电接触)所述第二接触结构，且第四接触结构168可竖直地位于导电衬垫结构166之下且接触(例如，物理接触、电接触)所述导电衬垫结构。导电衬垫结构166和第四接触结构168可一起将第二接触结构120(且因此MUX装置116)耦合到竖直位于堆叠结构128之下的导电布线结构122。如图3所示，第二接触结构120可物理接触导电衬垫结构166(例如，落在其上)，且第四接触结构168可从导电衬垫结构166竖直延伸到导电布线结构122。任选地，包围第二接触结构120中的每一个(和MUX装置116的第二柱接触结构146中的每一个)的导电衬里材料170和电介质衬里材料172也可物理接触导电衬垫结构166(例如，落在其上)。
导电衬垫结构166和第四接触结构168可各自个别地由导电材料形成并且包含导电材料。借助于非限制性实例，导电衬垫结构166和第四接触结构168可各自个别地由以下中的一或多个形成且包含以下中的一或多个：至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。导电衬垫结构166的材料成分可不同于第四接触结构168的材料成分，或导电衬垫结构166的材料成分可大体上相同于第四接触结构168的材料成分。在一些实施例中，导电衬垫结构166个别地由导电金属氮化物(例如，TiNx)形成并且包含导电金属氮化物，且第四接触结构168个别地由元素金属(例如，元素W)形成并且包含元素金属。
仍然参考图3，对于包含耦合到第一数字线110的第一MUX装置116A和耦合到与第一数字线110水平对准(例如，在X方向上)的第二数字线112的第二MUX装置116B的每一对MUX装置116，竖直位于堆叠结构128之下的导电布线结构122中的至少一个可将第一MUX装置116A和第二MUX装置116B彼此耦合且耦合到微电子装置结构100的页缓冲器装置124(图2)中的一或多个。导电布线结构122可由导电材料形成并且包含导电材料。作为非限制性实例，导电布线结构122个别地由金属材料形成并且包含金属材料，所述金属材料包括以下各项中的一或多个：至少一种金属、至少一种合金，和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，导电布线结构122个别地由元素金属(例如，元素W)形成并且包含元素金属。
返回参考图1，如先前论述，可通过切割一些(例如，三十二(32)个中的八(8)个)初步数字线，同时维持水平相邻于所述一些初步数字线的某些其它(例如，三十二(32)个中的其它二十四(24)个)初步数字线，来形成所需数量的第一数字线110和第二数字线112。任选地，为了减轻可能来自于切割过程的对待维持的初步数字线(例如，最水平接近于待切割的初步数字线群组的初步数字线)的不合意损害相关联的风险，可在待维持的个别初步数字线的不同部分之间形成冗余导电路径。举例来说，待维持以便有效地变为水平相邻于第一数字线110中的一个和第二数字线112中的一个的额外数字线的个别初步数字线可借助于冗余导电路径使其第一部分连接到其第二部分。因此，如果切割过程不合需要地将初步数字线分段以便物理上分离第一部分与第二部分，那么冗余导电路径仍可将第一部分电连接到第二部分。初步数字线的第一部分可在Y方向上在第一数字线110的水平边界内，且初步数字线的第二部分可在Y方向上在第二数字线112的水平边界内。个别冗余导电路径可例如包括第二接触结构120中耦合到个别初步数字线的第一部分的一个、第二接触结构120中耦合到个别初步数字线的第二部分的另一个，以及在第二接触结构120中的所述一个与第二接触结构120中的所述另一个之间延伸且耦合的导电布线结构122中的一个。
在额外实施例中，微电子装置结构100可经形成为具有与先前参考图1到3描述的配置不同的配置。微电子装置结构100可例如经形成为在其额外区104内的一或多个特征(例如，结构、装置)的配置不同于先前参考图1到3描述的配置。借助于非限制性实例，图4是根据本公开的额外实施例的用于微电子装置(例如，存储器装置，例如NAND快闪存储器装置)的微电子装置结构200的简化局部平面图。图5是图4中示出的微电子装置结构200的简化局部透视图。图6是图4和5中示出的微电子装置结构200的区段C(在图5中借助于虚线描绘)的简化局部横截面视图。
贯穿图4至6和相关联描述，与先前描述的特征(例如，先前描述的材料、结构、装置)功能上相似的特征(例如，材料、结构、装置)以相似附图标记递增100来提及。为避免重复，不会在本文中详细地描述图4至6中示出的全部特征。而是，除非下文另外描述，否则在图4至6中的一或多个中，由先前参考图1至3中的一或多个描述的特征的参考标号递增100的参考标号表示的特征将理解为大体上类似于先前描述的特征。作为非限制性实例，除非下文另外描述，否则在图4至6中由参考标号210指定的特征将理解为大体上类似于先前本文参考图1至3所描述的第一数字线110。作为另一非限制性实例，除非下文另外描述，否则在图4至6中由参考标号212指定的特征将理解为大体上类似于先前本文参考图1至3所描述的第二数字线112。另外，除非下文另外描述，否则先前参考图1至3描述的微电子装置结构100的特征也可以大体上相同方式(例如，以便展现大体上相似的配置和位置)包含于本文参考图4至6所描述的微电子装置结构200内。出于清楚和容易理解附图和相关描述起见，在图4至6中的一或多个中描绘的微电子装置结构200的并非全部组件(例如，特征、结构、装置)都在图4至6中的另一个或多个中描绘。通过下文提供的说明，所属领域的技术人员将容易显而易见，本文所描述的结构和装置可包含于相对更大的结构、装置和系统中。
参看图4，微电子装置结构200可包含MUX装置216，其具有与先前参考图1至3描述的微电子装置结构100的MUX装置116不同的配置。如下文进一步详细描述，每个MUX装置216可个别地耦合到第一数字线210和与第一数字线210水平对准(例如，在X方向上)的第二数字线212。每个MUX装置216可提供与先前参考图1至3描述的个别对的MUX装置116(例如，第一MUX装置116A、第二MUX装置116B)相同的功能。然而，由于MUX装置216相对于MUX装置116(图3)的不同配置，与微电子装置结构100的MUX装置116(图3)操作性地相关联的第二接触结构120(图3)中的至少一些和导电布线结构122(图3)的至少一些部分可在微电子装置结构200中不存在(例如，从其省略)。
由微电子装置结构200展现的第一数字线210和第二数字线212的图案可不同于由微电子装置结构100(图1)展现的第一数字线110(图1)和第二数字线112(图1)的图案。举例来说，如图4所示，第一数字线210的至少一个群组可包含在微电子装置结构200的额外区204内水平终止于大体上相同水平位置(例如，在Y方向上)的四(4)个第一数字线210；且与第一数字线210的所述至少一个群组水平对准(例如，在X方向上)的第二数字线212的至少一个群组可包含在微电子装置结构200的额外区204内水平终止于大体上相同水平位置(例如，在Y方向上)的四(4)个第二数字线212。在一些实施例中，微电子装置结构200包含在微电子装置结构200的额外区204内终止于大体上相同第一水平位置(例如，在Y方向上)的四(4)个第一数字线210的多个(例如，多于一个)群组和四(4)个第二数字线212的多个群组；以及还包含在微电子装置结构200的额外区204内终止大体上相同第二水平位置(例如，在Y方向上)的四(4)个第一数字线210的多个额外群组和四(4)个第二数字线212的多个额外群组，其中第一水平位置从第二水平位置水平偏移(例如，在Y方向上)。四(4)个第一数字线210的多个群组和四(4)个第二数字线212的多个群组可与四(4)个第一数字线210的多个额外群组和四(4)个第二数字线212的多个额外群组水平交替(例如，在X方向上)。在额外实施例中，第一数字线210的至少一个群组包含在微电子装置结构200的额外区204内水平终止于大体上相同水平位置(例如，在Y方向上)的不同数量(例如，小于四(4)个、大于四(4)个)的第一数字线210；且与第一数字线210的所述至少一个群组水平对准(例如，在X方向上)的第二数字线212的至少一个群组包含在微电子装置结构200的额外区204内水平终止于大体上相同水平位置(例如，在Y方向上)的不同数量(例如，小于四(4)个、大于四(4)个)的第二数字线212。
参看图5，在微电子装置结构200的额外区204内，多个MUX装置216可在X方向上彼此对准以形成在Y方向上延伸的MUX装置216的列211。MUX装置216的个别列211内的每个MUX装置216可个别地水平插入于在X方向上与MUX装置216对准的第一数字线210和第二数字线212之间且耦合到所述第一数字线和第二数字线。多个第一数字线210和/或多个第二数字线212可与MUX装置216的每个列211操作性地相关联。如图5所示，在MUX装置216的个别列211内，在Y方向上彼此水平相邻的一对(例如，两(2)个)MUX装置216可耦合到彼此相同(例如，共同)的第二数字线212，且也可耦合到彼此不同的第一数字线210。第二数字线212可在Y方向上从所述对MUX装置216且在其之间水平延伸，且第一数字线210可在Y方向上从所述对MUX装置216水平延伸到微电子装置结构200的存储器阵列区202(图4)内的存储器单元串208(图4)的列内的存储器单元串208(图4)。在额外实施例中，在MUX装置216的个别列211内在Y方向上彼此水平相邻的一对(例如，两(2)个)MUX装置216耦合到彼此相同(例如，共同)的第一数字线210，且耦合到彼此不同的第二数字线212。第一数字线210可在Y方向上从所述对MUX装置216且在其之间水平延伸，且第二数字线212可在Y方向上从所述对MUX装置216水平延伸到微电子装置结构200的存储器阵列区202(图4)内的存储器单元串208(图4)的列内的存储器单元串208(图4)。
仍然参考图5，在MUX装置216的个别列211内，在Y方向上彼此水平相邻的一对MUX装置216之间共享的第二数字线212(或第一数字线210)可耦合到至少一个第二接触结构220。第二接触结构220可代替本文先前参考图1至3所描述的微电子装置结构100的第二接触结构120(图2和3)来使用，且可从MUX装置216的个别列内的MUX装置216水平偏移(例如，在Y方向上)。第二接触结构220可在个别第二数字线212(或个别第一数字线210)之间竖直延伸且将其耦合到一或多个下伏导电布线结构(例如，对应于导电布线结构122(图2和3))。导电布线结构可耦合到微电子装置结构200的页缓冲器装置(例如，对应于页缓冲器装置124(图2))和任选的隔离装置(例如，对应于隔离装置126(图2))。因此，每个第二接触结构220可借助于共同(例如，共享)第二数字线212(或共同第一数字线210)将MUX装置216的个别列211内的一对MUX装置216耦合到竖直地定位于其下方的导电布线结构。
继续参考图5，在微电子装置结构200的额外区204内，多个MUX装置216可在X方向上彼此对准以形成在X方向上延伸的MUX装置216的行213。MUX装置216的个别行213内的每个MUX装置216可耦合到与MUX装置216的个别行213内的每一其它MUX装置216不同的第一数字线210和不同的第二数字线212。每一行213内的MUX装置216可布置成在行213内彼此间隔开(例如，分离)的群组215。对于MUX装置216的个别行213，个别群组215内的MUX装置216的数量可对应于终止于群组215或接近所述群组的第一数字线210的数量(且因此第二数字线212的数量)。如图5所示，在一些实施例中，MUX装置216的个别行213内的MUX装置216的每一群组215包含四(4)个MUX装置216。在额外实施例中，MUX装置216的个别行213内的MUX装置216的一或多个群组215个别地包含不同数量(例如，大于四(4)个、小于四(4)个)的MUX装置216。个别行213内的MUX装置216的每一群组215可通过在Y方向上并不终止于行213的水平位置或接近所述水平位置的第一数字线210的群组(且因此第二数字线212的群组)，与在X方向上水平相邻于群组215的行213内的MUX装置216的每一其它群组215在X方向上水平分离。作为非限制性实例，在MUX装置216的个别行213内，四(4)个第一数字线210的群组(且因此四(4)个第二数字线212的群组)可在X方向上水平插入于在行213内彼此水平相邻的MUX装置216的两(2)个群组215之间。
如图5所示，MUX装置216的彼此不同的水平相邻行213内的MUX装置216的群组215可在X方向上彼此水平偏移。举例来说，MUX装置216的个别行213内的MUX装置216的群组215中的至少一个可在X方向上从与其最水平接近的MUX装置216的群组215中的至少一个其它群组水平偏移，所述至少一个其它群组位于在Y方向上水平相邻于MUX装置216的所述个别行213的MUX装置216的另一个别行213内。在一些实施例中，MUX装置216的至少一个(例如，每个)行213内的所有MUX装置216在X方向上从在Y方向上水平相邻于MUX装置216的所述至少一个行213的MUX装置216的至少一个(例如，每个)其它行213内的所有MUX装置216水平偏移。
仍然参考图5，微电子装置结构200可进一步包含电连接到MUX装置216的数字线选择器装置217。数字线选择器装置217可包含第一数字线选择器装置217A和第二数字线选择器装置217B。第一数字线选择器装置217A可耦合到选择线219，所述选择线电连接到MUX装置216的第一水平相邻对的行213的MUX装置216；且第二数字线选择器装置217B可耦合到额外选择线221，所述额外选择线电连接到MUX装置216的第二水平相邻对的行213的MUX装置216。选择线219可包含：第一选择线219A，其耦合到第一水平相邻对的行213中的一个行213的MUX装置216；以及第二选择线219B，其平行于第一选择线219A延伸且耦合到第一水平相邻对的行213中的另一行213的MUX装置216。额外选择线221可包含：第一额外选择线221A，其耦合到第二水平相邻对的行213中的一行213的MUX装置216；以及第二额外选择线221B，其平行于第一额外选择线219A延伸且耦合到第二水平相邻对的行213中的另一行213的MUX装置216。对于MUX装置216的每个列，所述列的MUX装置216中的一个可借助于选择线219中的一个(例如，第一选择线219A或第二选择线219B)耦合到第一数字线选择器装置217A，且所述列的MUX装置216中的另一个可借助于额外选择线221中的一个(例如，第一额外选择线221A或第二额外选择线221B)耦合到第二数字线选择器装置217B。第一数字线选择器装置217A可促进MUX装置216的列的MUX装置216中的一个的激活(例如，作用中状态、接通状态)，同时第二数字线选择器装置217B促进MUX装置216的列的MUX装置216中的另一个的去活(例如，非作用中状态、断开状态)，反之亦然。
接下来参考图6，每个MUX装置216可经形成为包含：两(2)个柱结构242，包含第一柱结构242A和第二柱结构242B；连接部分272(在本文中也被称为“布线部分”)，其竖直位于第一柱结构242A和第二柱结构242B之下且从它们并在它们之间水平延伸；第一柱接触结构244，其竖直上覆于第一柱结构242A；以及第二柱接触结构246，其竖直上覆于第二柱结构242B。对于每个MUX装置216，堆叠结构228的第一选择栅极区238内的堆叠结构228的层次234的导电结构230可接触(例如，物理接触、电接触)MUX装置216的柱结构242(例如，第一柱结构242A和第二柱结构242B)以形成MUX装置216的晶体管，如下文进一步详细描述。另外，对于每个MUX装置216，其连接部分272可与其柱结构242中的每一个成一体式且连续，且可至少部分地(例如，大体上)定位在竖直地插入于堆叠结构228的存取线区236与第一选择栅极区238之间的隔离区237内。如图6所示，对于每个MUX装置216，其第一柱接触结构244可插入于其第一柱结构242A与耦合到第一数字线210中的一个的第一接触结构218中的一个之间；且其第二柱接触结构246可插入于其第二柱结构242B与耦合到第二数字线212中的一个的第一接触结构218中的额外一个之间。
对于每个MUX装置216，其包含第一柱结构242A和第二柱结构242B的柱结构242可个别地由材料堆叠形成并且包含材料堆叠，所述材料堆叠对应于微电子装置结构100(图1至3)的MUX装置116(图3)中的每一个的柱结构142(图3)的材料堆叠。举例来说，个别MUX装置216的柱结构242可各自包含栅极电介质材料248、沟道材料250和电介质填充材料252。栅极电介质材料248可水平插入于沟道材料250与在堆叠结构228的第一选择栅极区238内的堆叠结构228的层次234的导电结构230之间。沟道材料250可水平插入于栅极电介质材料248与电介质填充材料252之间。对于MUX装置216的两(2)个柱结构242中的每一个，其电介质填充材料252可向外由其沟道材料250水平包围；且其沟道材料250可向外由其栅极电介质材料248水平包围。
对于微电子装置结构200的每个MUX装置216，其柱结构242(例如，第一柱结构242A、第二柱结构242B)和第一选择栅极区238内的堆叠结构228的层次234中的至少一些的导电结构230的相交点可限定MUX装置216的晶体管254。在一些实施例中，个别MUX装置216的晶体管254包括MOS晶体管。如果第一选择栅极区238内的堆叠结构228的层次234的导电结构230用作用于微电子装置结构200的SGD，那么个别MUX装置216的晶体管254可包括MOS-SGD晶体管，且MUX装置216可包括MOS-SGD MUX装置。
仍然参考图6，对于每个MUX装置216，其连接部分272可包含MUX装置216的柱结构242从其形成的材料堆叠。举例来说，个别MUX装置216的连接部分272也可包含栅极电介质材料248、沟道材料250和电介质填充材料252。MUX装置216的连接部分272的沟道材料250可与MUX装置216的柱结构242中的每一个的沟道材料250成一体式且连续；且MUX装置216的连接部分272的电介质填充材料252可与MUX装置216的柱结构242中的每一个的电介质填充材料252成一体式且连续。如图6所示，在一些实施例中，MUX装置216的连接部分272的栅极电介质材料248与MUX装置216的柱结构242中的每一个的栅极电介质材料248不连续。举例来说，堆叠结构228的第一选择栅极区238内的堆叠结构228的层次234(例如，最下部层次234)中的一个的绝缘结构232的一部分可插入于MUX装置216的连接部分272的栅极电介质材料248和MUX装置216的柱结构242中的每一个的栅极电介质材料248之间且可将它们分离。在额外实施例中，每个MUX装置216的连接部分272的栅极电介质材料248与MUX装置216的柱结构242中的每一个的栅极电介质材料248成一体式且连续。个别MUX装置216的连接部分272的栅极电介质材料248可至少部分地插入于连接部分272的沟道材料250与堆叠结构228的隔离区237和存取线区236内的绝缘材料之间。另外，MUX装置216的连接部分272的沟道材料250可插入于连接部分272的栅极电介质材料248与连接部分272的电介质填充材料252之间。
共同参考图4和6，对于微电子装置结构200的每个MUX装置216，其连接部分272可展现从其柱结构242且在所述柱结构之间延伸的所需水平区域和所需水平横截面形状。微电子装置结构200的MUX装置216中的至少一些的连接部分272的水平区域和水平横截面形状可不同于微电子装置结构200的MUX装置216中的至少一些其它MUX装置的连接部分272的水平区域和水平横截面形状。个别MUX装置216的连接部分272的水平区域和水平横截面形状可至少部分基于水平相邻于所述个别MUX装置216的每一其它MUX装置216的连接部分272的水平区域和水平横截面形状，以及基于微电子装置结构200的其它特征(例如，第一数字线210、第二数字线212)的配置和位置而选择。如图4中所示出，在一些实施例中，MUX装置216中的一些的连接部分272在微电子装置结构200内在大体上线性路径中水平延伸；且MUX装置216中的一些其它MUX装置的连接部分272在微电子装置结构200内在至少部分地非线性路径中水平延伸。
参看图6，对于每个MUX装置216，其第一柱接触结构244可接触(例如，物理接触、电接触)其第一柱结构242A的沟道材料250；且其第二柱接触结构246可接触(例如，物理接触、电接触)其第二柱结构242B的沟道材料250。在一些实施例中，对于每个MUX装置216，其第一柱接触结构244的下部边界(例如，下部表面)与其第一柱结构242A的沟道材料250的上部边界(例如，上部表面)大体上共面；且其第二柱接触结构246的下部边界(例如，下部表面)与其第二柱结构242B的沟道材料250的上部边界(例如，上部表面)大体上共面。第一柱接触结构244和第二柱接触结构246的下部边界可竖直地位于MUX装置216的栅极电介质材料248的上部边界(例如，上部表面)之下，使得MUX装置216的栅极电介质材料248至少部分地(例如，大体上)覆盖第一柱接触结构244和第二柱接触结构246的侧表面(例如，侧壁)。在额外实施例中，第一柱接触结构244和第二柱接触结构246的下部边界竖直地位于MUX装置216的沟道材料250的上部边界之下，使得MUX装置216的沟道材料250至少部分地(例如，大体上)覆盖第一柱接触结构244和第二柱接触结构246的侧表面。在一些实施例中，对于每个MUX装置216，其第一柱接触结构244和第二柱接触结构246的下部边界在堆叠结构228的第一选择栅极区238的竖直边界内竖直地上覆于(例如，在Z方向上)最上部导电结构230的上部边界(例如，上部表面)。第一柱接触结构244和第二柱接触结构246可各自个别地由导电材料形成并且包含导电材料，所述导电材料例如本文先前相对于微电子装置结构100(图1至3)的第一柱接触结构144(图3)公开的导电材料中的一或多种。
继续参考图6，第一接触结构218可竖直地上覆于且接触(例如，物理接触、电接触)MUX装置216的第一柱接触结构244和第二柱接触结构246。对于每个MUX装置216，竖直上覆于且接触MUX装置216的第一柱接触结构244的一个第一接触结构218可将MUX装置216耦合到个别第一数字线210。另外，对于每个MUX装置216，竖直上覆于且接触MUX装置216的第二柱接触结构246的一个其它第一接触结构218可将MUX装置216耦合到个别第二数字线212。第一接触结构218可由导电材料形成并且包含导电材料，所述导电材料例如本文先前相对于微电子装置结构100(图1至3)的第一接触结构218(图3)公开的导电材料中的一或多种。如图6所示，在一些实施例中，第一接触结构218各自包含第一导电插塞结构256，和至少部分地包围第一导电插塞结构256的第一导电衬里结构258。
继续参考图6，第三接触结构264可经形成为将耦合到MUX装置216的第一接触结构218电连接到第一数字线210和第二数字线212。对于每个MUX装置216，竖直上覆于且接触耦合到MUX装置216的第一柱接触结构244的个别第一接触结构218的一个第三接触结构264可将第一接触结构218(且因此MUX装置216)耦合到个别第一数字线210。另外，对于每个MUX装置216，竖直上覆于且接触耦合到MUX装置216的第二柱接触结构246的另一个别第一接触结构218的一个其它第三接触结构264可将另一第一接触结构218(且因此MUX装置216)耦合到个别第二数字线212。第三接触结构264可由导电材料形成并且包含导电材料，所述导电材料例如本文先前相对于微电子装置结构100(图1至3)的第三接触结构164(图3)公开的导电材料中的一或多种。如图6所示，在一些实施例中，第三接触结构264各自包含第二导电插塞结构260，和至少部分地包围第二导电插塞结构260的第二导电衬里结构262。
仍然参考图6，任选地，在堆叠结构228的存取线区236内，导电结构230和绝缘结构232的层次234的部分可用竖直位于MUX装置216的水平边界之下且至少部分地在所述水平边界内的一或多个经填充沟槽274代替。MUX装置216的水平区域可与堆叠结构228内的经填充沟槽274的水平区域水平重叠。在一些实施例中，MUX装置216的水平区域大体上受限于经填充沟槽274的水平区域的边界内。经填充沟槽274如果存在的话可竖直延伸到堆叠结构228的存取线区236内的所需竖直位置(例如，竖直高程)。在一些实施例中，经填充沟槽274仅部分地(例如，少于完全)竖直地延伸穿过堆叠结构228的存取线区236。如果包含经填充沟槽274，那么其可包括堆叠结构228的存取线区236内的填充有电介质材料的沟槽，所述电介质材料例如电介质氧化物材料、电介质氮化物材料、电介质氧氮化物材料、电介质氧碳化物材料、氢化电介质氧碳化物材料和电介质碳氧氮化物材料中的一或多种。在一些实施例中，经填充沟槽274包括堆叠结构228的存取线区236内的填充有SiO2的沟槽。在额外实施例中，从微电子装置结构200省略(例如，不存在)经填充沟槽274。举例来说，MUX装置216的连接部分272可物理接触和/或至少部分地埋入于堆叠结构228的存取线区236内的层次234(例如，上部层次234)中的一或多个的导电结构230中的一或多个内。在一些实施例中，对于个别MUX装置216，MUX装置216的连接部分272的栅极电介质材料248至少物理接触存取线区236内的最上部层次234的导电结构230。连接部分272的栅极电介质材料248可插入于连接部分272的导电结构230与沟道材料250之间，以便电隔离导电结构230与沟道材料250。
本公开的微电子装置结构(例如，微电子装置结构100(图1至3)、微电子装置结构200(图4至6))可包含于本公开的微电子装置中。举例来说，图7说明包含微电子装置结构300的微电子装置301(例如，存储器装置，例如3D NAND快闪存储器装置)的一部分的简化局部剖视透视图。微电子装置结构300可大体上类似于本文先前所描述的微电子装置结构100(图1至3)和微电子装置结构200(图4至6)中的一个。为了避免重复，本文未详细地描述图7中示出的全部特征(例如，结构、材料、区、装置)。而是，除非下文以其它方式描述，否则在图7中，由作为先前参考微电子装置结构100(图1至3)和微电子装置结构200(图4至6)中的一或多个描述的特征的附图标记递增100的附图标记指定的特征将理解为大体上类似于所述先前描述的特征。另外，出于清楚且容易理解附图和相关联描述起见，图7中未图示本文先前所描述的微电子装置结构的一些特征。然而，应理解，先前参考图1至3描述的微电子装置结构100或先前参考图4至6描述的微电子装置结构200的任何特征可包含于本文参考图7所描述的微电子装置301的微电子装置结构300中。
如图7所示，微电子装置301包含耦合到第一数字线310和第二数字线312的MUX装置316。第一数字线310在X方向上与第二数字线312对准，且在正交于X方向的Y方向上与第一数字线310分离。第一数字线310和第二数字线312个别地耦合到微电子装置结构300的存储器阵列区302内的存储器单元串308，且个别地耦合在Y方向上插入于存储器阵列区302之间的微电子装置结构300的额外区304内的一或多个MUX装置316。第一数字线310和第二数字线312的配置可大体上类似于先前参考图1至3描述的微电子装置结构100的第一数字线110和第二数字线112的配置；或第一数字线310和第二数字线312的配置可对应于(例如，大体上相同于)先前参考图4至6描述的微电子装置结构200的第一数字线210和第二数字线212的配置。另外，MUX装置316的配置可对应于(例如，大体上相同于)先前参考图1至3描述的微电子装置结构100的MUX装置116的配置；或MUX装置316的配置可对应于先前参考图4至6描述的微电子装置结构200的MUX装置216的配置。
仍然参考图7，微电子装置301还可包含具有由微电子装置301的堆叠结构328的层次334的边缘(例如，在X方向上的水平末端)限定的台阶368的一或多个阶梯结构366。堆叠结构328的配置(包含其层次334的配置)可对应于先前参考图1至3描述的微电子装置结构100的堆叠结构128的配置，或可对应于先前参考图4至6描述的微电子装置结构200的堆叠结构228的配置。阶梯结构366的台阶368可充当用于堆叠结构328的层次334中的至少一些的导电结构330的接触区。另外，微电子装置301可进一步包含源极结构370、存取线布线结构372、第一选择栅极374(例如，上部选择栅极、漏极选择栅极(SGD))、选择线布线结构376、第二选择栅极378(例如，下部选择栅极、源极选择栅极(SGS))、存取线接触结构380，和选择线接触结构382。存取线接触结构380和选择线接触结构382可如图示将组件电耦合到彼此(例如，将选择线布线结构376电耦合到第一选择栅极374，将存取线布线结构372电耦合到堆叠结构328的层次334的导电结构330)。第一选择栅极374可包括堆叠结构328的上部层次334的导电结构330。MUX装置316可部分地位于第一选择栅极374的竖直位置(例如，在Z方向上的竖直高程)，且可与第一选择栅极374操作性地相关联。举例来说，个别MUX装置316的晶体管(例如，对应于MUX装置116(图3)中的一个的晶体管154(图3)；或对应于MUX装置216(图6)的晶体管254(图6))可包括MOS-SGD晶体管，且MUX装置316可包括MOS-SGD MUX装置。
微电子装置301还可包含竖直定位于其堆叠结构328下方的基底结构384。基底结构384可包含至少一个逻辑区，其包含经配置以控制微电子装置301的其它特征(例如，存储器单元串308)的各种操作的逻辑装置。作为非限制性实例，基底结构384的逻辑区可包含页缓冲器装置，例如先前参考图2描述的页缓冲器装置124。页缓冲器装置可借助于MUX装置316耦合到第一数字线310和第二数字线312。另外，基底结构384的逻辑区可包含以下各者中的一或多个(例如，每个)：电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、延迟锁定环路(DLL)电路系统(例如，环形振荡器)、Vdd调节器、驱动器(例如，串驱动器)、解码器(例如，本地叠组解码器、列解码器、行解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、修复电路系统(例如，列修复电路系统、行修复电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、MUX、错误检查和校正(ECC)装置、自刷新/耗损均衡装置，以及其它芯片/叠组控制电路系统。基底结构384的逻辑区的逻辑电路系统可耦合到第一数字线310、第二数字线312、源极结构370、存取线布线结构372和选择线布线结构376。在一些实施例中，基底结构384的逻辑区包含借助于存取线布线结构372和存取线接触结构380耦合到堆叠结构328的层次334中的至少一些的导电结构330的串驱动器电路系统。此外，在一些实施例中，基底结构384的逻辑区包含互补金属氧化物半导体(CMOS)电路系统。在一些此类实施例中，基底结构384的逻辑区的特征可在于具有“阵列控制CMOS”(“CuA”)配置，其中逻辑区的CMOS电路系统至少部分地(例如，大体上)定位在微电子装置301的存储器阵列区302的水平区域内。
因此，根据本公开的额外实施例，微电子装置包括堆叠结构、第一数字线、第二数字线和多路复用器装置。堆叠结构包含导电结构和与导电结构竖直交替的绝缘结构。堆叠结构包括：存取线区，其包括导电结构的下部群组；以及选择栅极区，其上覆于存取线区且包括导电结构的上部群组。第一数字线竖直地上覆于堆叠结构且耦合到竖直地延伸穿过堆叠结构的存储器单元串。第二数字线竖直地上覆于堆叠结构且耦合到竖直地延伸穿过堆叠结构的额外存储器单元串。第二数字线在第一方向上从第一数字线水平偏移且在正交于第一方向的第二方向上与第一数字线大体上水平对准。多路复用器装置耦合到页缓冲器装置、第一数字线和第二数字线。多路复用器装置包括与堆叠结构的选择栅极区内的导电结构的上部群组电连通的晶体管。
此外，根据本公开的额外实施例，微电子装置包括第一存储器阵列区、第一数字线、第二存储器阵列区、第二数字线、额外区和页缓冲器装置。第一存储器阵列区包括第一竖直延伸的存储器单元串。第一数字线耦合到第一竖直延伸的存储器单元串。第二存储器阵列区包括第二竖直延伸的存储器单元串。第二数字线耦合到第二竖直延伸的存储器单元串。额外区水平插入于第一存储器阵列区与第二存储器阵列区之间且包括耦合到第一数字线和第二数字线的多路复用器装置。多路复用器装置中的每一个包括竖直地延伸穿过选择栅极结构的柱结构，以及位于柱结构上且耦合到第一数字线中的一个或第二数字线中的一个的柱接触结构。页缓冲器装置耦合到多路复用器装置。
此外，根据本公开的其它实施例，存储器装置包括堆叠结构、第一存储器单元串、第二存储器单元串、第一数字线、第二数字线、多路复用器装置，和基底结构。堆叠结构包含包括存取线结构的第一区，以及竖直上覆于第一区且包括选择栅极结构的第二区。第一存储器单元串竖直地延伸穿过堆叠结构。第二存储器单元串竖直地延伸穿过堆叠结构。第一数字线结构耦合到第一存储器单元串。第二数字线结构耦合到第二存储器单元串。多路复用器装置水平插入于第一存储器单元串与第二存储器单元串之间。多路复用器装置耦合到堆叠结构的选择栅极结构、第一数字线结构和第二数字线结构。基底结构竖直地位于堆叠结构之下且包括逻辑区，所述逻辑区包含耦合到多路复用器装置的页缓冲器装置。
根据本公开的实施例的微电子装置结构(例如，微电子装置结构100、微电子装置结构200)和微电子装置(例如，微电子装置301)可在本公开的电子系统的实施例中使用。举例来说，图8是根据本公开的实施例的说明性电子系统400的示意性框图。电子系统400可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具有Wi-Fi或蜂窝功能的平板计算机(例如
Figure BDA0003822118680000321
或
Figure BDA0003822118680000322
平板计算机)、电子书、导航装置等。电子系统400包含至少一个存储器装置402。存储器装置402可包括例如本文先前所描述的微电子装置结构(例如，微电子装置结构100、微电子装置结构200)和微电子装置(例如，微电子装置301)中的一或多个。电子系统400可进一步包含至少一个电子信号处理器装置404(常常被称为“微处理器”)。电子信号处理器装置404可任选地包含本文先前所描述的微电子装置结构(例如，微电子装置结构100、微电子装置结构200)和微电子装置(例如，微电子装置301)中的一或多个。虽然存储器装置402和电子信号处理器装置404描绘为图8中的两(2)个单独装置，但在额外实施例中，具有存储器装置402和电子信号处理器装置404的功能性的单个(例如，仅一个)存储器/处理器装置包含在电子系统400中。在此类实施例中，存储器/处理器装置可包含本文先前所描述的微电子装置结构(例如，微电子装置结构100、微电子装置结构200)和微电子装置(例如，微电子装置301)中的一或多个。电子系统400可进一步包含用于由用户将信息输入到电子系统400中的一或多个输入装置406，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统400可另外包含用于将信息(例如，视觉或音频输出)输出到用户的一或多个输出装置408，例如监视器、显示器、打印机、音频输出插口和扬声器中的一或多个。在一些实施例中，输入装置406和输出装置408可包括可用以将信息输入到电子系统400并将视觉信息输出给用户的单个触摸屏装置。输入装置406和输出装置408可与存储器装置402和电子信号处理器装置404中的一或多个电连通。
因此，根据本公开的实施例，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地连接到所述输入装置和所述输出装置，以及存储器装置，其可操作地连接到所述处理器装置。存储器装置包括堆叠结构、存储器单元串、第一数字线、第二数字线、多路复用器装置和基底结构。堆叠结构包含布置成层次的导电结构和绝缘结构的竖直交替序列。堆叠结构包括：第一区，其包括经配置为存取线结构的导电结构的下部群组；以及第二区，其上覆于第一区且包括经配置为选择栅极结构的导电结构的上部群组。所述存储器单元串竖直地延伸穿过所述堆叠结构。第一数字线竖直地上覆于堆叠结构且耦合到存储器单元串中的一些。第二数字线竖直地上覆于堆叠结构且耦合到存储器单元串中的一些其它存储器单元串。多路复用器装置耦合到第一数字线、第二数字线和堆叠结构的第二区内的导电结构的上部群组。基底结构竖直地位于堆叠结构之下且包括逻辑电路系统，所述逻辑电路系统包含耦合到多路复用器装置的页缓冲器装置。
相较于常规结构、常规装置和常规方法，本公开的结构和装置有利地促进微电子装置性能改进、成本(例如，制造成本、材料成本)减小、组件的小型化提高及封装密度变大中的一或多个。相比于常规结构和常规装置，本公开的结构和装置还可改进可扩展性、效率和简单性。
下文阐述本公开的额外非限制性实例。
实施例1：一种微电子装置，其包括：堆叠结构，其包含导电结构和与所述导电结构竖直交替的绝缘结构，所述堆叠结构包括：存取线区，其包括所述导电结构的下部群组；以及选择栅极区，其上覆于所述存取线区且包括所述导电结构的上部群组；第一数字线，其竖直上覆于所述堆叠结构且耦合到竖直地延伸穿过所述堆叠结构的存储器单元串；第二数字线，其竖直上覆于所述堆叠结构且耦合到竖直地延伸穿过所述堆叠结构的额外存储器单元串，所述第二数字线在第一方向上从所述第一数字线水平偏移且在正交于所述第一方向的第二方向上与所述第一数字线大体上水平对准；以及多路复用器装置，其耦合到页缓冲器装置、所述第一数字线和所述第二数字线，所述多路复用器装置包括与所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组电连通的晶体管。
实施例2：根据实施例1所述的微电子装置，其中所述多路复用器装置中的一个包括：柱结构，其竖直地延伸穿过所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组；以及第一柱接触结构，其竖直地位于所述柱结构上方且与所述柱结构电连通，所述第一柱接触结构耦合到所述第一数字线中的一个。
实施例3：根据实施例2所述的微电子装置，其中所述多路复用器装置中的所述一个进一步包括竖直地位于所述柱结构下方且与所述柱结构电连通的第二柱接触结构，所述第二柱接触结构耦合到位于所述堆叠结构下方且与所述页缓冲器装置中的一或多个电连通的一或多个导电布线结构。
实施例4：根据实施例3所述的微电子装置，其中所述多路复用器装置中的一个其它多路复用器装置包括：额外柱结构，其竖直地延伸穿过所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组；额外第一柱接触结构，其竖直地位于所述额外柱结构上方且与所述额外柱结构电连通，所述额外第一柱接触结构耦合到在所述第二方向上与所述第一数字线中的所述一个水平对准的所述第二数字线中的一个；以及额外第二柱接触结构，其竖直地位于所述额外柱结构下方且与所述额外柱结构电连通，所述额外第二柱接触结构耦合到所述一或多个导电布线结构。
实施例5：根据实施例4所述的微电子装置，其进一步包括：导电接触结构，其竖直地延伸穿过所述堆叠结构的所述存取线区内的所述导电结构的所述下部群组，所述导电接触结构将所述多路复用器装置中的所述一个的所述第二柱接触结构耦合到所述一或多个导电布线结构；以及额外导电接触结构，其竖直地延伸穿过所述堆叠结构的所述存取线区内的所述导电结构的所述下部群组，所述额外导电接触结构将所述多路复用器装置中的所述另一个多路复用器装置的所述额外第二柱接触结构耦合到所述一或多个导电布线结构。
实施例6：根据实施例4和5中任一实施例所述的微电子装置，其中所述多路复用器装置中的所述一个的所述柱结构和所述多路复用器装置中的所述一个其它多路复用器装置的所述额外柱结构各自个别地包括：沟道材料；栅极电介质材料，其水平插入于所述沟道材料与所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组之间；以及电介质填充材料，其由所述沟道材料水平包围。
实施例7：根据实施例2所述的微电子装置，其中所述多路复用器装置中的所述一个进一步包括：额外柱结构，其竖直地延伸穿过所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组；连接部分，其从所述柱结构和所述额外柱结构且在所述柱结构和所述额外柱结构之间水平延伸，所述连接部分竖直位于所述堆叠结构的所述选择栅极区之下；以及第二柱接触结构，其竖直地位于所述额外柱结构上方且与所述额外柱结构电连通，所述第二柱接触结构耦合到在所述第二方向上与所述第一数字线中的所述一个水平对准的所述第二数字线中的一个。
实施例8：根据实施例7所述的微电子装置，其中所述多路复用器装置中的所述一个的所述柱结构、所述额外柱结构和所述连接部分各自包括：电介质填充材料；沟道材料，其至少部分地向外包围所述电介质填充材料；以及栅极电介质材料，其至少部分地向外包围所述沟道材料。
实施例9：根据实施例7和8中任一实施例所述的微电子装置，其中所述连接部分至少部分地定位在竖直地插入于所述堆叠结构的所述存取线区与所述选择栅极区之间的隔离区内。
实施例10：根据实施例7至9中任一实施例所述的微电子装置，其进一步包括导电接触结构，所述导电接触结构从所述多路复用器装置中的所述一个水平偏移，且从所述第一数字线中的所述一个或所述第二数字线中的所述一个竖直地延伸到位于所述堆叠结构下方且与所述页缓冲器装置中的一或多个电连通的一或多个导电布线结构。
实施例11：一种微电子装置，其包括：第一存储器阵列区，其包括第一竖直延伸的存储器单元串；第一数字线，其耦合到所述第一竖直延伸的存储器单元串；第二存储器阵列区，其包括第二竖直延伸的存储器单元串；第二数字线，其耦合到所述第二竖直延伸的存储器单元串；额外区，其水平插入于所述第一存储器阵列区与所述第二存储器阵列区之间且包括耦合到所述第一数字线和所述第二数字线的多路复用器装置，所述多路复用器装置中的每一个包括：柱结构，其竖直地延伸穿过选择栅极结构；以及柱接触结构，其在所述柱结构上且耦合到所述第一数字线中的一个或所述第二数字线中的一个；以及
页缓冲器装置，其耦合到所述多路复用器装置。
实施例12：根据实施例11所述的微电子装置，其中对于所述多路复用器装置中的每一个，其所述柱结构与所述选择栅极结构之间的相交点形成其晶体管。
实施例13：根据实施例11和12中任一实施例所述的微电子装置，其中所述多路复用器装置的对通过竖直位于所述多路复用器装置之下的导电触点结构和导电布线结构在所述额外区内彼此耦合，对于所述多路复用器装置的所述对中的每一对：其所述多路复用器装置中的一个耦合到所述第一数字线中的所述一个；且其所述多路复用器装置中的额外一个耦合到所述第二数字线中的所述一个。
实施例14：根据实施例11至13中任一实施例所述的微电子装置，其中所述多路复用器装置中的每一个进一步包括：额外柱结构，其竖直地延伸穿过选择栅极结构；布线部分，其与所述柱结构和所述额外柱结构成一体，且从所述柱结构和所述额外柱结构且在所述柱结构和所述额外柱结构之间连续地延伸；以及额外柱接触结构，其在所述额外柱结构上，如果所述柱接触结构耦合到所述第一数字线中的所述一个则所述额外柱接触结构耦合到所述第二数字线中的所述一个，或者如果所述柱接触结构耦合到所述第二数字线中的所述一个则所述额外柱接触结构耦合到所述第一数字线中的所述一个。
实施例15：根据实施例11至14中任一实施例所述的微电子装置，其进一步包括插入于所述多路复用器装置与所述页缓冲器装置之间且与所述多路复用器装置和所述页缓冲器装置电连通的晶体管装置。
实施例16：根据实施例11至15中任一实施例所述的微电子装置，其中：所述第一数字线在第一方向上平行地水平延伸通过所述第一存储器阵列区且部分地进入所述额外区；且所述第二数字线在所述第一方向上平行地水平延伸通过所述第二存储器阵列区且部分地进入所述额外区，所述第二数字线在所述第一方向上与所述第一数字线分离且在垂直于所述第一方向的第二方向上与所述第一数字线大体上对准。
实施例17：一种存储器装置，其包括：堆叠结构，其包括：第一区，其包括存取线结构；以及第二区，其竖直上覆于所述第一区且包括选择栅极结构；第一存储器单元串，其竖直延伸穿过所述堆叠结构；第二存储器单元串，其竖直延伸穿过所述堆叠结构；第一数字线结构，其耦合到所述第一存储器单元串；第二数字线结构，其耦合到所述第二存储器单元串；多路复用器装置，其水平插入于所述第一存储器单元串与所述第二存储器单元串之间，所述多路复用器装置耦合到所述堆叠结构的所述选择栅极结构、所述第一数字线结构和所述第二数字线结构；以及基底结构，其竖直地位于所述堆叠结构之下且包括逻辑区，所述逻辑区包含耦合到所述多路复用器装置的页缓冲器装置。
实施例18：根据实施例17所述的存储器装置，其中所述多路复用器装置的晶体管耦合到所述堆叠结构的所述选择栅极结构且定位在所述堆叠结构的所述第二区的竖直边界内。
实施例19：根据实施例18所述的存储器装置，其中：所述选择栅极结构包括漏极侧选择栅极(SGD)结构；且所述多路复用器装置的所述晶体管包括金属氧化物半导体(MOS)晶体管。
实施例20：根据实施例17至19中任一实施例所述的存储器装置，其中所述堆叠结构进一步包括竖直位于所述第一区之下且包括额外选择栅极结构的第三区。
实施例21：根据实施例17至20中任一实施例所述的存储器装置，其中所述基底结构的所述逻辑区进一步包括耦合到所述堆叠结构的所述存取线结构中的一些的串驱动器电路系统。
实施例22：根据实施例17至21中任一实施例所述的存储器装置，其中所述基底结构的所述逻辑区内的逻辑电路系统包括互补金属氧化物半导体(CMOS)电路系统。
实施例23：一种电子系统，其包括：输入装置；输出装置；处理器装置，其以可操作方式连接到所述输入装置和所述输出装置；以及存储器装置，其以可操作方式连接到所述处理器装置且包括：堆叠结构，其包含布置成层次的导电结构和绝缘结构的竖直交替序列，所述堆叠结构包括：第一区，其包括经配置为存取线结构的所述导电结构的下部群组；以及第二区，其上覆于所述第一区且包括经配置为选择栅极结构的所述导电结构的上部群组；存储器单元串，其竖直延伸穿过所述堆叠结构；第一数字线，其竖直上覆于所述堆叠结构且耦合到所述存储器单元串中的一些；第二数字线，其竖直上覆于所述堆叠结构且耦合到所述存储器单元串中的一些其它存储器单元串；多路复用器装置，其耦合到所述第一数字线、所述第二数字线和所述堆叠结构的所述第二区内的所述导电结构的所述上部群组；以及基底结构，其竖直位于所述堆叠结构之下且包括逻辑电路系统，所述逻辑电路系统包含耦合到所述多路复用器装置的页缓冲器装置。
实施例24：根据实施例23所述的电子系统，其中：所述第一数字线在第一水平方向上平行地延伸；且所述第二数字线在所述第一水平方向上平行地延伸且在正交于所述第一水平方向的第二水平方向上与所述第一数字线大体上对准。
实施例25：根据实施例23和24中任一实施例所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。
虽然本公开易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开将涵盖属于所附权利要求书和其合法等效物的范围内的所有修改、等效物和替代方案。例如，关于一个实施例所公开的元件和特征可与关于本公开的其它实施例所公开的元件和特征组合。

Claims (25)

1.一种微电子装置，其包括：
堆叠结构，其包含导电结构和与所述导电结构竖直交替的绝缘结构，所述堆叠结构包括：
存取线区，其包括所述导电结构的下部群组；以及
选择栅极区，其上覆于所述存取线区且包括所述导电结构的上部群组；
第一数字线，其竖直上覆于所述堆叠结构且耦合到竖直地延伸穿过所述堆叠结构的存储器单元串；
第二数字线，其竖直上覆于所述堆叠结构且耦合到竖直地延伸穿过所述堆叠结构的额外存储器单元串，所述第二数字线在第一方向上从所述第一数字线水平偏移且在正交于所述第一方向的第二方向上与所述第一数字线大体上水平对准；以及
多路复用器装置，其耦合到页缓冲器装置、所述第一数字线和所述第二数字线，所述多路复用器装置包括与所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组电连通的晶体管。
2.根据权利要求1所述的微电子装置，其中所述多路复用器装置中的一个包括：
柱结构，其竖直地延伸穿过所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组；以及
第一柱接触结构，其竖直地位于所述柱结构上方且与所述柱结构电连通，所述第一柱接触结构耦合到所述第一数字线中的一个。
3.根据权利要求2所述的微电子装置，其中所述多路复用器装置中的所述一个进一步包括竖直地位于所述柱结构下方且与所述柱结构电连通的第二柱接触结构，所述第二柱接触结构耦合到位于所述堆叠结构下方且与所述页缓冲器装置中的一或多个电连通的一或多个导电布线结构。
4.根据权利要求3所述的微电子装置，其中所述多路复用器装置中的一个其它多路复用器装置包括：
额外柱结构，其竖直地延伸穿过所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组；
额外第一柱接触结构，其竖直地位于所述额外柱结构上方且与所述额外柱结构电连通，所述额外第一柱接触结构耦合到在所述第二方向上与所述第一数字线中的所述一个水平对准的所述第二数字线中的一个；以及
额外第二柱接触结构，其竖直地位于所述额外柱结构下方且与所述额外柱结构电连通，所述额外第二柱接触结构耦合到所述一或多个导电布线结构。
5.根据权利要求4所述的微电子装置，其进一步包括：
导电接触结构，其竖直地延伸穿过所述堆叠结构的所述存取线区内的所述导电结构的所述下部群组，所述导电接触结构将所述多路复用器装置中的所述一个的所述第二柱接触结构耦合到所述一或多个导电布线结构；以及
额外导电接触结构，其竖直地延伸穿过所述堆叠结构的所述存取线区内的所述导电结构的所述下部群组，所述额外导电接触结构将所述多路复用器装置中的所述另一个多路复用器装置的所述额外第二柱接触结构耦合到所述一或多个导电布线结构。
6.根据权利要求4和5中任一权利要求所述的微电子装置，其中所述多路复用器装置中的所述一个的所述柱结构和所述多路复用器装置中的所述一个其它多路复用器装置的所述额外柱结构各自个别地包括：
沟道材料；
栅极电介质材料，其水平插入于所述沟道材料与所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组之间；以及
电介质填充材料，其由所述沟道材料水平包围。
7.根据权利要求2所述的微电子装置，其中所述多路复用器装置中的所述一个进一步包括：
额外柱结构，其竖直地延伸穿过所述堆叠结构的所述选择栅极区内的所述导电结构的所述上部群组；
连接部分，其从所述柱结构和所述额外柱结构且在所述柱结构和所述额外柱结构之间水平延伸，所述连接部分竖直位于所述堆叠结构的所述选择栅极区之下；以及
第二柱接触结构，其竖直地位于所述额外柱结构上方且与所述额外柱结构电连通，所述第二柱接触结构耦合到在所述第二方向上与所述第一数字线中的所述一个水平对准的所述第二数字线中的一个。
8.根据权利要求7所述的微电子装置，其中所述多路复用器装置中的所述一个的所述柱结构、所述额外柱结构和所述连接部分各自包括：
电介质填充材料；
沟道材料，其至少部分地向外包围所述电介质填充材料；以及
栅极电介质材料，其至少部分地向外包围所述沟道材料。
9.根据权利要求7和8中任一权利要求所述的微电子装置，其中所述连接部分至少部分地定位在竖直地插入于所述堆叠结构的所述存取线区与所述选择栅极区之间的隔离区内。
10.根据权利要求7和8中任一权利要求所述的微电子装置，其进一步包括导电接触结构，所述导电接触结构从所述多路复用器装置中的所述一个水平偏移，且从所述第一数字线中的所述一个或所述第二数字线中的所述一个竖直地延伸到位于所述堆叠结构下方且与所述页缓冲器装置中的一或多个电连通的一或多个导电布线结构。
11.一种微电子装置，其包括：
第一存储器阵列区，其包括第一竖直延伸的存储器单元串；
第一数字线，其耦合到所述第一竖直延伸的存储器单元串；
第二存储器阵列区，其包括第二竖直延伸的存储器单元串；
第二数字线，其耦合到所述第二竖直延伸的存储器单元串；
额外区，其水平插入于所述第一存储器阵列区与所述第二存储器阵列区之间且包括耦合到所述第一数字线和所述第二数字线的多路复用器装置，所述多路复用器装置中的每一个包括：
柱结构，其竖直地延伸穿过选择栅极结构；以及
柱接触结构，其在所述柱结构上且耦合到所述第一数字线中的一个或所述第二数字线中的一个；以及
页缓冲器装置，其耦合到所述多路复用器装置。
12.根据权利要求11所述的微电子装置，其中对于所述多路复用器装置中的每一个，其所述柱结构与所述选择栅极结构之间的相交点形成其晶体管。
13.根据权利要求11所述的微电子装置，其中所述多路复用器装置的对通过竖直位于所述多路复用器装置之下的导电触点结构和导电布线结构在所述额外区内彼此耦合，对于所述多路复用器装置的所述对中的每一对：
其所述多路复用器装置中的一个耦合到所述第一数字线中的所述一个；且
其所述多路复用器装置中的额外一个耦合到所述第二数字线中的所述一个。
14.根据权利要求11至13中任一权利要求所述的微电子装置，其中所述多路复用器装置中的每一个进一步包括：
额外柱结构，其竖直地延伸穿过选择栅极结构；
布线部分，其与所述柱结构和所述额外柱结构成一体，且从所述柱结构和所述额外柱结构且在所述柱结构和所述额外柱结构之间连续地延伸；以及
额外柱接触结构，其在所述额外柱结构上，如果所述柱接触结构耦合到所述第一数字线中的所述一个则所述额外柱接触结构耦合到所述第二数字线中的所述一个，或者如果所述柱接触结构耦合到所述第二数字线中的所述一个则所述额外柱接触结构耦合到所述第一数字线中的所述一个。
15.根据权利要求11至13中任一权利要求所述的微电子装置，其进一步包括插入于所述多路复用器装置与所述页缓冲器装置之间且与所述多路复用器装置和所述页缓冲器装置电连通的晶体管装置。
16.根据权利要求11至13中任一权利要求所述的微电子装置，其中：
所述第一数字线在第一方向上平行地水平延伸通过所述第一存储器阵列区且部分地进入所述额外区；且
所述第二数字线在所述第一方向上平行地水平延伸通过所述第二存储器阵列区且部分地进入所述额外区，所述第二数字线在所述第一方向上与所述第一数字线分离且在垂直于所述第一方向的第二方向上与所述第一数字线大体上对准。
17.一种存储器装置，其包括：
堆叠结构，其包括：
第一区，其包括存取线结构；以及
第二区，其竖直上覆于所述第一区且包括选择栅极结构；
第一存储器单元串，其竖直延伸穿过所述堆叠结构；
第二存储器单元串，其竖直延伸穿过所述堆叠结构；
第一数字线结构，其耦合到所述第一存储器单元串；
第二数字线结构，其耦合到所述第二存储器单元串；
多路复用器装置，其水平插入于所述第一存储器单元串与所述第二存储器单元串之间，所述多路复用器装置耦合到所述堆叠结构的所述选择栅极结构、所述第一数字线结构和所述第二数字线结构；以及
基底结构，其竖直地位于所述堆叠结构之下且包括逻辑区，所述逻辑区包含耦合到所述多路复用器装置的页缓冲器装置。
18.根据权利要求17所述的存储器装置，其中所述多路复用器装置的晶体管耦合到所述堆叠结构的所述选择栅极结构且定位在所述堆叠结构的所述第二区的竖直边界内。
19.根据权利要求18所述的存储器装置，其中：
所述选择栅极结构包括漏极侧选择栅极(SGD)结构；且
所述多路复用器装置的所述晶体管包括金属氧化物半导体(MOS)晶体管。
20.根据权利要求17至19中任一权利要求所述的存储器装置，其中所述堆叠结构进一步包括竖直位于所述第一区之下且包括额外选择栅极结构的第三区。
21.根据权利要求17至19中任一权利要求所述的存储器装置，其中所述基底结构的所述逻辑区进一步包括耦合到所述堆叠结构的所述存取线结构中的一些的串驱动器电路系统。
22.根据权利要求17至19中任一权利要求所述的存储器装置，其中所述基底结构的所述逻辑区内的逻辑电路系统包括互补金属氧化物半导体(CMOS)电路系统。
23.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其以可操作方式连接到所述输入装置和所述输出装置；以及
存储器装置，其以可操作方式连接到所述处理器装置且包括：
堆叠结构，其包含布置成层次的导电结构和绝缘结构的竖直交替序列，所述堆叠结构包括：
第一区，其包括经配置为存取线结构的所述导电结构的下部群组；以及
第二区，其上覆于所述第一区且包括经配置为选择栅极结构的所述导电结构的上部群组；
存储器单元串，其竖直延伸穿过所述堆叠结构；
第一数字线，其竖直上覆于所述堆叠结构且耦合到所述存储器单元串中的一些；
第二数字线，其竖直上覆于所述堆叠结构且耦合到所述存储器单元串中的一些其它存储器单元串；
多路复用器装置，其耦合到所述第一数字线、所述第二数字线和所述堆叠结构的所述第二区内的所述导电结构的所述上部群组；以及
基底结构，其竖直位于所述堆叠结构之下且包括逻辑电路系统，所述逻辑电路系统包含耦合到所述多路复用器装置的页缓冲器装置。
24.根据权利要求23所述的电子系统，其中：
所述第一数字线在第一水平方向上平行地延伸；且
所述第二数字线在所述第一水平方向上平行地延伸且在正交于所述第一水平方向的第二水平方向上与所述第一数字线大体上对准。
25.根据权利要求23和24中任一权利要求所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。
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