CN115664627A - 基于1588协议的频率同步精度检测方法及自适应系统 - Google Patents

Abstract

本发明公开了基于1588协议的频率同步精度检测方法及自适应系统，其方法：PHY芯片和FPGA内部的PHC IP核对1588报文进行解析并计算处理，恢复出同步时钟信号，输送给PLL模块做参考源，用于实现系统基本的频率同步方式；同时输送给TDC模块用于监测对比。PHY芯片恢复出syncE时钟信号，经过R分频器分频出时钟信号并送入TDC模块；上述步骤得到的两个频率相同的时钟信号进行信号周期对比，判断syncE时钟信号质量是否正常；根据对比结果决定信号开关状态，决定PLL以syncE时钟信号还是以PHC IP核解析的时钟信号做为参考同步源。发明可规避syncE质量下降带来的通信问题，增强系统的鲁棒性。

Description

基于1588协议的频率同步精度检测方法及自适应系统

技术领域

本发明涉及无线通信时钟同步技术领域，尤其基于1588协议的频率同步精度检测方法及自适应系统。

背景技术

基于IEEE 1588协议的同步技术包括时间同步和时钟同步，对于无线通信来说时钟同步至关重要，是基站正常工作的必要条件。性能良好的时钟同步能有效提高PTP的精度。一般情况下，频率同步可由调整从时钟来实现，即主时钟下发时间戳等报文信息给从时钟，对从时钟进行频率调整或相位调整使其与主时钟频率同步，即软锁方案。还有一种由syncE实现频率同步的方式，syncE即同步以太网，是一种采用以太网链路码流恢复时钟的技术，其频率精度由源端高精度的銣钟或原子钟保证。syncE具有很高的频率稳定度，配合1588V2协议，可以将时间同步精度做到很高，所以最理想的频率同步是由syncE来实现的。但在实际应用中，syncE质量可能会出现问题，虽然有报文传递时钟质量信息提醒slave端，传输路径中会配备较高精度的同步单元作为备份，但还是不能避免出现问题，比如人为的软件或硬件操作，设备故障等，导致PHY芯片恢复出来时钟信号频率精度不高，但被当做syncE信号提供给系统作为参考时钟，受此影响PTP精度会严重下降。往往只有感受到通信质量下降之后，工程师才会紧急定位解决或者采取补救措施。既不利于系统的稳定工作，也给通信用户带来不良体验。

发明内容

本发明的主要目标是优化上述通信流程，提供一种基于1588协议的频率同步精度检测方法及自适应系统。

本发明的目的是通过以下技术方案来实现的：

基于1588协议的频率同步精度检测方法，包括以下具体步骤：

S1：PHY芯片和FPGA内部的PHC IP核对1588报文进行解析并计算处理，恢复出同步时钟信号，输送给PLL模块做参考源，用于实现系统基本的频率同步方式；并输送给TDC模块作为检测基准；

S2：PHY芯片从以太网链路码流恢复出syncE时钟信号，经过R分频器分频出与步骤S1频率相同的时钟信号并送入TDC模块；

S3：以步骤S1恢复的时钟信号作为检测基准，与步骤S2得到的时钟信号进行信号周期对比，判断步骤S2得到的时钟信号质量是否正常；

S4：根据对比结果决定信号开关的开启或关闭状态，并决定PLL以步骤S2得到的时钟信号还是以步骤S1得到的时钟信号作为参考同步源。

进一步地，基于1588协议的频率同步精度检测方法，还包括设定PLL参考源的优先级，syncE时钟信号优先级最高，PHC IP核解析出的时钟信号次之。

进一步地，所述S1具体包括以下步骤：

S101：PHY芯片将1588报文发送给FPGA，FPGA内部的PHC IP核从1588报文中获取时钟源信息；

S102：将时钟源信息与输入的工作时钟信号进行对比得到adjustperiod，adjustcount等相关寄存器数据；

S103：通过相关寄存器调整工作时钟，使工作时钟的信号周期、步进与时钟源保持一致；

S104：以调整后的时钟信号为基准计数产生基准频率信号，并输出给TDC模块和PLL模块。

进一步地，所述S3具体包括以下步骤：

S301：TDC接收步骤S1恢复的频率信号，作为检测精度的基准信号；

S302: TDC通过上升沿计数，统计步骤S2分频后的syncE时钟信号周期，与基准信号实时地比较快慢；

S303：根据设定的精度检测标准，实时判断syncE时钟信号周期是否在设定范围之内，即syncE的频率精度是否正常；

进一步地，所述S4中：控制模块根据对比结果决定信号开关的开启或关闭状态，具体为：

当TDC检测到的信号周期在设定范围之间时，判定syncE精度正常，打开开关，将syncE信号输出给PLL模块，此时PLL模块中有两路输入参考信号；

当检测到信号周期超范围时，系统判定syncE精度异常，控制模块关闭开关，PLL此时只有PHC IP核解析出来时钟信号一路输入参考信号。

进一步地，所述S4中：

选择PLL以步骤S2得到的时钟信号还是以步骤S1得到的时钟信号作为参考同步源，具体为：当syncE精度正常时，PLL模块中有两路输入参考信号，PLL选用高优先级的syncE时钟信号作为参考同步源；

当syncE精度异常时，PLL只有一路输入参考信号，即锁定到PHC IP核恢复出来的时钟信号作为参考同步源，维持系统的正常工作。

基于1588协议的频率同步精度检测自适应系统，包括PHY芯片、FPGA、锁相环、TCXO、TDC模块、开关、控制模块和R分频器；所述PHY芯片将1588报文和syncE时钟信号分别传输至所述FPGA和所述R分频器；所述FPGA内部处理1588报文并调整时钟信号输送至锁相环和TDC模块；所述R分频器将syncE时钟信号进行分频，并将分频后的时钟信号传输至TDC模块；所述TDC模块将FPGA传输的时钟信号与R分频器传输的时钟信号进行对比处理，并将R分频器传输的时钟信号传输至所述开关，开关将信号传输至所述锁相环；锁相环根据结果选择时钟信号参考源；所述控制模块与TDC模块相连接，用于监控对比结果；所述控制模块输出端与开关相连接，控制模块根据对比结果控制开关开启或关闭；所述TCXO与所述锁相环相连接，为锁相环提供系统时钟。

进一步地，所述FPGA包括PHC IP核和相关寄存器；PHC IP核从1588报文中获取时钟源信息，并通过相关寄存器同步调整工作时钟，使工作时钟的信号周期、步进与时钟源保持一致，再以调整后的时钟信号为基准计数，产生基准频率信号并输出。

进一步地，所述TDC模块内设置有对比算法，具体为：TDC以PHC IP核产生的时钟信号为基准，捕捉syncE时钟信号每个上升沿来计数，统计信号周期，与基准时钟信号实时比较快慢，误差在设定范围内判定syncE时钟信号精度正常，误差在设定范围之外判定syncE时钟信号精度异常。

进一步地，所述锁相环内设置有参考源选择算法，具体为：syncE时钟信号优先级最高，PHC IP核产生的时钟信号为次级。

本发明的有益效果：

本发明以PHC IP核解析出的时钟信号做参考源，作为实现频率同步的基础方式，并实时对比syncE时钟信号和PHC IP核解析出的时钟信号的频率精度，当检测到的频率精度误差满足一定范围要求，则选用syncE实现频率同步；当主时钟或者网络中间设备出现问题等情况发生时，syncE信号的频率精度误差必然会超出设定范围。被系统检测到后，syncE质量会判定为不合格，系统自动切换至PHC IP核解析出的时钟信号做同步源这一基础方式实现频率同步，当syncE质量恢复正常时，自动切换回syncE做参考源实现频率同步的模式。本发明可及时规避syncE质量下降带来的通信问题，避免对用户体验造成不良影响，增强了系统的鲁棒性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见的，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1是本发明的流程示意图；

图2是本发明步骤S1具体流程示意图；

图3是本发明步骤S3具体流程示意图；

图4为本发明的电路连接示意图。

具体实施方式

应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明的主要目是以PHC IP核解析出的时钟信号为同步源，作为频率同步的基础方式，并提供一种syncE质量监测手段，实时对比syncE时钟信号和PHC IP核解析出的时钟信号的频率精度，当检测到syncE的频率精度误差满足一定范围要求，选用syncE实现频率同步；当主时钟或者网络中间设备出现问题等情况发生时，syncE的频率精度误差必然会超出范围。被系统检测到后，syncE质量会判定为不合格，系统自动切换至基础方式实现频率同步，并继续检测syncE精度，精度正常后恢复syncE模式。该发明可及时规避syncE质量下降带来的通信问题，避免对用户体验造成不良影响，增强了系统的健壮性。

如图4所示，频率同步精度检测自适应系统，包括PHY芯片、FPGA、锁相环、TCXO、TDC模块、开关、控制模块和R分频器；所述PHY芯片将1588报文和syncE时钟信号分别传输至所述FPGA和所述R分频器；所述FPGA内部处理1588报文并调整时钟信号输送至锁相环和TDC模块；所述R分频器将syncE时钟信号进行分频，并将分频后的时钟信号传输至TDC模块；所述TDC模块将FPGA传输的时钟信号与R分频器传输的时钟信号进行对比处理，并将R分频器传输的时钟信号传输至所述开关，开关将信号传输至所述锁相环；锁相环根据结果选择时钟信号参考源；所述控制模块与TDC模块相连接，用于监控对比结果；所述控制模块输出端与开关相连接，控制模块根据对比结果控制开关开启或关闭；所述TCXO与所述锁相环相连接，为锁相环提供系统时钟。

FPGA包括PHC IP核和相关寄存器；PHC IP核从1588报文中获取时钟源信息，通过相关寄存器同步调整工作时钟，使工作时钟的信号周期、步进与时钟源保持一致，再以调整后的时钟信号为基准计数，产生基准频率信号并输出。

TDC模块内设置有对比算法，具体为：TDC以PHC IP核产生的时钟信号为基准，捕捉syncE时钟信号的每个上升沿来计数，统计信号周期，与基准时钟信号实时比较快慢，误差在设定范围之内判定syncE时钟信号精度正常，误差在设定范围之外判定syncE时钟信号精度异常。

锁相环内设置有参考源选择算法，具体为：设置syncE时钟信号优先级最高，PHCIP核产生的基准频率信号为次级。

控制模块中设置有控制算法：当TDC模块检测到syncE时钟信号精度正常时，控制模块将开关打开，syncE时钟信号发送至锁相环；当TDC模块检测到syncE时钟信号精度异常时，控制模块将开关关闭，异常syncE时钟信号将无法传输至锁相环。

本发明具体实施步骤如图1-图3所示：

以FPGA内部的PHC IP核计数产生的200kHz作为频率同步参考源，作为实现系统频率同步的基础方式。

具体的，PHY芯片将1588报文发送给FPGA，FPGA内部的PHC IP核从1588报文中获取时钟源相关信息，比如信号周期等，与输入的253.44MHz工作时钟信号进行对比。

通过adjustperiod，adjustcount等相关寄存器调整工作时钟，使信号周期，步进与时钟源保持一致，再以调整后的时钟信号为基准计数产生需要的频率信号并输出，比如200kHz。这样PHC IP核输出200kHz信号的频率精度可由时钟源保证，略逊于sycnE，相较syncE精度误差在5ppb以内，仍属于较高精度，可作为snycE质量不正常时系统实现频率同步的替代方式。并且，PHC IP核计数产生的200kHz时钟信号还被用作TDC模块的基准时钟，用以监测syncE质量。

PHY芯片从链路码流恢复出syncE时钟信号，经过R分频器变频为200kHz时钟信号，进入到TDC模块。

TDC模块会捕捉syncE分频后的200kHz信号的每个上升沿来计数并统计信号周期，与PHC IP核计数产生的200kHz(周期5us)基准信号实时地比较快慢。

当syncE质量出现异常时，通常是主端设备内部的普通晶振被锁定，普通晶振的频率精度不高，影响了系统恢复syncE时钟的频率精度，因此从端设备从链路码流恢复时钟的频率精度必然会出现下降。这些普通晶振可能是TCXO甚至是XO，即便是精度相对较高的TCXO，频率精度也不高于0.1ppm，相较PHC IP核解析出的时钟信号(用于TDC的基准时钟)的频率精度，误差在100ppb以上，并且由于TCXO的温度稳定性差且没有GPS实时校准，频率精度的短期和长期稳定性都得不到保证，受温度和老化等因素影响出现频率漂移现象，频率精度越来越差。这样相对基准时钟的频率误差也会越来越大，易被检测系统发现。而质量正常的syncE相较PHC IP核解析出的时钟信号(TDC的基准时钟)的频率精度，两者都属较高精度，精度误差在5ppb以内，且频率稳定性良好。

利用syncE正常和异常状态下频率精度的差异，以PHC IP核解析出的时钟信号为参考基准，TDC模块可检测并及时发现syncE信号的质量问题。

具体的，基准信号频率为200kHz，根据测算的频率精度差异设定TDC的精度检测标准为10ppb(可根据设备实际使用情况调整精度检测标准)。则TDC允许的频率误差为200kHz*10ppb=0.002Hz；200kHz信号周期为5us，则系统允许的信号周期为4999999.95ps到5000000.05ps。当TDC检测到的信号周期在设定范围之间时，判定syncE精度正常，系统会将syncE的200kHz信号输出给PLL，此时PLL会有两路输入参考信号；当检测到信号周期超出这个范围时，系统判定syncE精度异常，控制模块会关闭开关，PLL此时只有PHC IP核解析出来的时钟信号一路输入参考信号。

PLL有两路输入参考源，syncE时钟信号优先级最高，PHC IP核恢复出来的时钟信号优先级次之；PLL输出253.44MHz作为PHC IP核的工作时钟；当syncE质量正常时，由于频率精度达标，PLL会有两路输入参考信号，PLL会选用高优先级的syncE作为频率同步源；当syncE质量出现问题时，PLL只有一路输入参考信号，PLL会选用PHC IP核恢复出来的时钟信号作为参考同步源，维持系统的正常工作。

以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.基于1588协议的频率同步精度检测方法，其特征在于，包括以下具体步骤：

S1：PHY芯片和FPGA内部的PHC IP核对1588报文进行解析并计算处理，恢复出同步时钟信号，输送给PLL模块做参考源，用于实现系统基本的频率同步方式；并输送给TDC模块作为检测基准；

S2：PHY芯片从以太网链路码流恢复出syncE时钟信号，经过R分频器分频出与步骤S1频率相同的时钟信号并送入TDC模块；

S3：以步骤S1恢复的时钟信号作为检测基准，与步骤S2得到的时钟信号进行信号周期对比，判断步骤S2得到的时钟信号质量是否正常；

S4：根据对比结果决定信号开关的开启或关闭状态，并决定PLL以步骤S2得到的时钟信号还是以步骤S1得到的时钟信号作为参考同步源。

2.根据权利要求1所述的基于1588协议的频率同步精度检测方法，其特征在于，还包括设定PLL参考源的优先级，syncE时钟信号优先级最高，PHC IP核解析出的时钟信号次之。

3.根据权利要求1所述的基于1588协议的频率同步精度检测方法，其特征在于，所述S1具体包括以下步骤：

S101：PHY芯片将1588报文发送给FPGA，FPGA内部的PHC IP核从1588报文中获取时钟源信息；

S102：将时钟源信息与输入的工作时钟信号进行对比；

S103：通过相关寄存器调整工作时钟，使工作时钟的信号周期、步进与时钟源保持一致；

S104：以调整后的时钟信号为基准计数产生基准频率信号，并输出给TDC模块和PLL模块。

4.根据权利要求1所述的基于1588协议的频率同步精度检测方法，其特征在于，所述S3具体包括以下步骤：

S301：TDC接收步骤S1恢复的频率信号，作为检测精度的基准信号；

S302: TDC通过上升沿计数，统计步骤S2分频后的syncE时钟信号周期，与基准信号实时地比较快慢；

S303：根据设定的精度检测标准，实时判断syncE时钟信号周期是否在设定范围之内，即syncE的频率精度是否正常。

5.根据权利要求1所述的基于1588协议的频率同步精度检测方法，其特征在于，所述S4中：根据对比结果决定信号开关的开启或关闭状态，具体为：

当TDC检测到的信号周期在设定范围之内时，判定syncE精度正常，控制模块打开开关，将syncE信号输出给PLL模块，此时PLL模块中有两路输入参考信号；

当检测到信号周期超出范围时，系统判定syncE精度异常，控制模块关闭开关，PLL此时只有PHC IP核解析出来的时钟信号一路输入参考信号。

6.根据权利要求1所述的基于1588协议的频率同步精度检测方法，其特征在于，所述S4中：

根据对比结果，决定PLL以步骤S2得到的时钟信号还是以步骤S1得到的时钟信号作为参考同步源，具体为：当syncE精度正常时，PLL模块中有两路输入参考信号，PLL选用高优先级的syncE时钟信号作为参考同步源；

当syncE精度异常时，PLL只有一路输入参考信号，即锁定到PHC IP核恢复出来的时钟信号作为参考同步源，维持系统的正常工作。

7.基于1588协议的频率同步精度检测自适应系统，采用权利要求1-6任意一项所述的频率同步精度检测方法，其特征在于，包括PHY芯片、FPGA、锁相环、TCXO、TDC模块、开关、控制模块和R分频器；所述PHY芯片将1588报文和syncE时钟信号分别传输至所述FPGA和所述R分频器；所述FPGA内部处理1588报文并调整时钟信号输送至锁相环和TDC模块；所述R分频器将syncE时钟信号进行分频，并将分频后的时钟信号传输至TDC模块；所述TDC模块将FPGA传输的时钟信号与R分频器传输的时钟信号进行对比处理，并将R分频器传输的时钟信号传输至所述开关，开关将信号传输至所述锁相环；锁相环根据结果选择时钟信号参考源；所述控制模块与TDC模块相连接，用于监控对比结果；所述控制模块输出端与开关相连接，控制模块根据对比结果控制开关开启或关闭；所述TCXO与所述锁相环相连接，为锁相环提供系统时钟。

8.根据权利要求7所述的基于1588协议的频率同步精度检测自适应系统，其特征在于，所述FPGA包括PHC IP核和相关寄存器；PHC IP核从1588报文中获取时钟源信息，通过相关寄存器同步调整工作时钟，使工作时钟的信号周期、步进与时钟源保持一致，再以调整后的时钟信号为基准计数，产生基准频率信号并输出。

9.根据权利要求7所述的基于1588协议的频率同步精度检测自适应系统，其特征在于，所述TDC模块内设置有对比算法，具体为：TDC捕捉syncE时钟信号的每个上升沿来计数，统计信号周期，与PHC IP核产生的基准频率信号实时地比较快慢，若误差在设定范围内判定syncE时钟信号精度正常，误差在设定范围之外判定syncE时钟信号精度异常。

10.根据权利要求7所述的基于1588协议的频率同步精度检测自适应系统，其特征在于，所述锁相环内设置有参考源选择算法，具体为：设置syncE时钟信号的优先级为最高，PHC IP核产生的时钟信号为次级。

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