CN101674645A - uTCA系统中的时钟管理系统及方法 - Google Patents

Abstract

本发明公开了一种uTCA系统中的时钟管理系统及方法，系统包括：时钟管理装置和SERDES时钟生成单元，其中时钟管理装置包括：参考源时钟选择单元、时钟源生成单元和时钟源驱动单元，参考源时钟选择单元从接收到的多个时钟源中选择一个时钟源作为参考时钟源；时钟源生成单元根据接收到的的参考时钟源生成与该参考时钟源同步的时钟源；时钟源驱动单元，将从时钟生成单元接收到的时钟源进行电平转换后传输到SERDES时钟生成单元；SERDES时钟生成单元对从时钟源驱动单元接收到的时钟源进行变频后生成需要的SERDES时钟；本发明降低了硬件电路的实现难度、减少了MCH单元的PCB面积以及降低了成本。

Description

uTCA系统中的时钟管理系统及方法

技术领域

本发明涉及uTCA系统技术领域，尤其涉及一种uTCA系统中的时钟管理系统及方法。

背景技术

MicroTCA(又叫uTCA)是PCI工业计算机制造商协会(

)目前正在开发的一项新型开放式标准。uTCA架构相对于ATCA而言，尺寸更小，更适合于基站侧设备，是Intel等力推的开放式标准通信服务平台，其目的是希望基于一套统一的硬件架构，由不同的设备制造商提供通信板卡，最终由系统制造商集成一套完整的通信设备。

如图1所示，图1为现有技术中的uTCA系统的架构图。在一个uTCA系统中，一个系统由机框、PM(电源模块，Power Module)、MCH(uTCA CarrierHub，管理交换模块)、AMC(Advanced Mezzanie Card，)先进夹层卡、SA(SiteAlarm Module，现场告警模块)、FA(FAN Module，风扇模块)组成。

如图2所示，图2为现有技术中MCH单板的插箱管理功能示意图。MCH单板的插箱管理功能主要是依据uTCA架构下实现的，其管理功能主要用IPMB-L总线和IPMB-0总线来实现的，其中IPMB-L总线是MCH单板到各AMC卡之间的I2C总线，采用单星型的架构，此架构和GE的交换总线的拓扑是完全一样的；IPMB-0总线是MCH单板到风扇、电源模块的之间的I2C总线，采用双星型双总线的拓扑结构，IPMB-0总线分为IPMB-A和IPMB-B两条总线，在硬件接口上，主备MCH单板到A/B总线具有I2C接口。

在现有的uTCA规范定义中，由MCH单板来实现时钟功能，uTCA系统中采用了星型的时钟拓扑结构，且在背板中仅定义了MCH槽位位于星型拓扑的中心节点，只有MCH单板能提供足够的管脚与其他的AMC卡连接，所以时钟模块需要在MCH单板上实现。

由于公司无线产品的平台化，MCH单板属于平台化单板，所以各无线产品线的时钟源产生都在MCH单板上实现。MCH单板会用到各个无线产品线。例如GSM、WCDMA、TDSCDMA、LTE、Wimac会用MCH单板作为它们系统的时钟主控板。通讯网络对时钟频率最苛刻的需求体现在无线应用上，不同基站之间的频率必须同步在一定精度之内，否则基站切换时会出现掉线。目前的无线技术存在多种制式，不同制式下对时钟的承载有不同的需求。

如图3所示，图3为现有uTCA架构中的时钟拓扑结构示意图，该时钟架构中包括参考源选择单元、时钟生成单元/驱动单元，其中，时钟生成单元/驱动单元包含有Soft pll(第一级软件锁相环路)和Apll(第二级模拟锁相环路)，通过第一级软件锁相环路和第二级模拟锁相环路在MCH单板上产生需要的SERDES(Serializer-Deserializer，串行-解串行器)时钟，并传输到下级AMC。该uTCA架构的缺点是冗余、在MCH单板上恶化了时钟性能，因为SERDES时钟不需要在MCH单板上产生，通过第一级软件锁相环就可以同时去抖和变频，得到需要的SERDES时钟和chip时钟。

发明内容

鉴于上述的分析，本发明旨在提供一种uTCA系统中的时钟管理系统及方法，用以解决现有技术中存在的uTCA架构冗余、在MCH单板上恶化了时钟性能的问题。

本发明的目的主要是通过以下技术方案实现的：

本发明提供了一种uTCA系统中的时钟管理系统，包括：时钟管理装置，以及SERDES时钟生成单元即串行-解串行器时钟生成单元，所述时钟管理装置包括：参考源时钟选择单元、时钟源生成单元和时钟源驱动单元，其中，

所述参考源时钟选择单元，用于从接收到的多个时钟源中选择一个时钟源作为参考时钟源输出给所述时钟生成单元；

所述时钟源生成单元，用于根据接收到的参考时钟源生成一个与该参考时钟源同步的时钟源，并将生成的时钟源输出给所述时钟源驱动单元；

所述时钟源驱动单元，用于将从时钟生成单元接收到的时钟源进行电平转换后传输到所述SERDES时钟生成单元；

所述SERDES时钟生成单元，用于对从所述时钟源驱动单元接收到的时钟源进行变频后生成需要的SERDES时钟。

进一步地，所述时钟源生成单元具体包括：高稳晶振和软件锁相环路，其中，

所述高稳晶振，用于产生一个时钟源；

所述软件锁相环路，用于根据接收到的参考时钟源对所述高稳晶振产生的时钟源进行校正后生成一个与该参考源时钟同步的时钟源，并将该生成的时钟源输出给所述时钟源驱动单元。

进一步地，所述SERDES时钟生成单元具体用于，接收所述时钟源驱动单元输出的时钟源，并将时钟源的频率修改为需要的SERDES时钟的频率后，生成需要的SERDES时钟。

其中，所述参考源时钟选择单元接收到的多个时钟源包括：大楼综合定时供给系统时钟源、同步以太网时钟源、全球定位系统时钟源、1588时钟源。

所述MCH单板包括：主MCH单板和从MCH单板。

本发明还提供了一种uTCA系统中的时钟管理方法，采用一种uTCA系统中时钟管理的系统，所述系统包括：设置于MCH单板即管理交换模块单板中的时钟管理装置，以及设置于下级AMC即先进夹层卡中的SERDES时钟生成单元即串行-解串行器时钟生成单元，所述时钟管理装置包括：参考源时钟选择单元、时钟源生成单元和时钟源驱动单元，则所述方法包括：

步骤A：所述参考源时钟选择单元接收多个时钟源，并从接收到的多个时钟源中选择一个时钟源作为参考时钟源输出给所述时钟生成单元；

步骤B：所述时钟源生成单元根据接收到的的参考时钟源生成与该参考时钟源同步的时钟源，并将生成的时钟源输出给所述时钟源驱动单元；

步骤C：所述时钟源驱动单元将从时钟生成单元接收到的时钟源传输到下级AMC，做为下级AMC生成SERDES时钟的参考源时钟；

步骤D：所述SERDES时钟生成单元对从所述时钟源驱动单元接收到的时钟源进行变频后生成需要的SERDES时钟。

进一步地，所述步骤A具体包括：

所述高稳晶振产生一个时钟源；

所述软件锁相环路根据接收到的参考时钟源对所述高稳晶振产生的时钟源进行校正后生成一个与该参考源时钟同步的时钟源，并将该生成的时钟源输出给所述时钟源驱动单元。

进一步地，所述步骤D具体包括：

所述SERDES时钟生成单元接收所述时钟源驱动单元输出的时钟源；

将时钟源的频率修改为需要的SERDES时钟的频率后，生成需要的SERDES时钟。

其中，所述参考源时钟选择单元接收的多个时钟源包括：大楼综合定时供给系统时钟源、同步以太网时钟源、全球定位系统时钟源、1588时钟源。

本发明有益效果如下：

在满足各无线传输标准的前提下，将时钟源同步电路合并成一路，从而达到降低硬件电路的实现难度、减少MCH单元的PCB面积以及降低成本的目的。

本发明的其他特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

图1为现有技术中，uTCA系统架构的示意图；

图2为现有技术中，MCH单板的插箱管理功能示意图；

图3为现有技术中，uTCA架构中的时钟拓扑结构示意图；

图4为本发明实施例所述uTCA系统中的时钟管理系统的结构示意图；

图5为利用本发明实施例所述uTCA系统中的时钟管理系统进行时钟管理的方法的流程示意图；

图6为现有技术中，MCH单板在Synce作为参考源时钟时提供芯片工作时钟的原始方案框图；

图7未本发明实施例中，MCH单板在Synce作为参考源时钟时提供芯片工作时钟的框图。

具体实施方式

本发明的目的在于，在满足各无线传输标准的前提下提供一种uTCA系统中的时钟管理系统及方法，通过将时钟源同步电路合并成一路，既减少了MCH单板上时钟卡的PCB面积，又提高了时钟性能，同时降低了时钟卡的成本。

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理。为了清楚和简化的目的，当其可能使本发明的主题模糊不清时，将省略本文所描述的器件中已知功能和结构的详细具体说明。

首先结合附图4对本发明实施例所述uTCA系统中的时钟管理系统进行详细说明。

如图4所示，图4为本发明实施例所述uTCA系统中的时钟管理系统的结构示意图，具体可以包括：设置于MCH单板中的时钟管理装置以及设置于下级AMC卡中的SERDES时钟生成单元；其中，时钟管理装置包括：参考源时钟选择单元、时钟源生成单元和时钟源驱动单元。由于uTCA时钟系统至少包括有主MCH单板、备MCH单板，所以主MCH单板和备MCH单板都设置有时钟管理装置，主MCH单板的时钟管理装置可以独立于主MCH单板的其他功能模块，备MCH单板的时钟管理装置同样也可以独立于备MCH单板的其他功能模块，并且主MCH单板的时钟管理装置的相位与被MCH单板的时钟管理装置的相位不需要时时同步，只是在主MCH单板的时钟管理装置与被MCH单板的时钟管理装置进行倒换前进行相位同步即可。

参考源时钟选择单元，负责接收多个时钟源，这些时钟源包括Bits(BuildingIntegrated Timing Supply，大楼综合定时供给系统)时钟源、Synce(同步以太网)时钟源、GPS(Global Position System，全球定位系统)时钟源、1588时钟源，并从接收到的多个时钟源中选择一个时钟源作为参考时钟源输出给时钟源生成单元。

时钟源生成单元，其中设置有高稳晶振和Soft pll(软件锁相环路)，本实例中高稳晶振采用10M的OCXO(恒温晶振)，生成的时钟源为高稳时钟源；时钟生成单元接收到时钟选择单元输出的参考时钟源后，由高稳晶振生成一个高稳时钟源，然后软件锁相环路根据该参考时钟源对该高稳时钟源进行校正后生成与该参考时钟源同步的高稳时钟源，并将该生成的与该参考源时钟同步的高稳时钟源输出给时钟源驱动单元，此处所述的同步是指相位同步。

时钟源驱动单元，接收到时钟源生成单元输出给其的与该参考源时钟同步的高稳时钟源后，对接收到的高稳时钟源进行电平转换(单端电平转换成差分电平)后，将经过电平转换后的高稳时钟源传输到下级AMC中的SERDES时钟生成单元。

SERDES时钟生成单元，其中设置有Apll(模拟锁相环路)，SERDES时钟生成单元接收时钟源驱动单元输出的高稳时钟源，将该模拟锁相环路的参数从高稳时钟源的频率修改为需要的SERDES(Serializer-Deserializer，串行-解串行器)时钟的频率，生成并输出需要SERDES时钟；本发明实施例中，假如设定需要的SERDES时钟的频率为61.44M，则SERDES时钟生成单元将该模拟锁相环路的参数由10M修改为61.44M即可输出61.44M的SERDES时钟。

本发明实施例去掉原有MCH单板上的第二级模拟锁相环路，向下级AMC直接传送软件锁相环路输出的10MHz的高稳时钟源，作为下级AMC生成SERDES时钟的参考源时钟，本发明实施例将各无线产品时钟源整合到一起，真正实现平台化单板；并且由于去掉了第二级模拟锁相环路，从而减少了MCH单板PCB面积，降低了成本。

下面结合附图5对本发明实施例所述uTCA系统中的时钟管理方法进行详细说明。

本发明实施例所述uTCA系统中的时钟管理方法利用图4所示的时钟管理系统，如图5所示，图5为利用本发明实施例所述时钟管理系统进行时钟管理的方法的流程示意图，具体可以包括以下步骤：

步骤501：参考源时钟选择单元接收多个时钟源，并从接收到的多个时钟源中选择一个时钟源作为参考时钟源输出给时钟生成单元；参考源时钟选择单元接收的多个时钟源可以包括：大楼综合定时供给系统时钟源、同步以太网时钟源、全球定位系统时钟源、1588时钟源；

步骤502：时钟源生成单元接收参考源时钟选择单元传送的参考源时钟，并根据接收到的参考时钟源生成与该参考时钟源同步的高稳时钟源，并将生成的高稳时钟源输出给时钟源驱动单元，此处所述的同步是指相位同步；

具体的说就是，高稳时钟生成单元接收到参考源时钟选择单元传送的参考源时钟时，触发高稳晶振产生一个高稳时钟源，然后软件锁相环路根据接收到的参考时钟源对高稳晶振产生的高稳时钟源进行校正处理，校正处理后生成一个与该参考源时钟同步的高稳时钟源，并将生成的该高稳时钟源输出给时钟源驱动单元；

步骤503：时钟源驱动单元将从时钟生成单元接收到的与该参考源时钟同步的高稳时钟源传输到下级AMC中的SERDES时钟生成单元；

步骤504：下级AMC中的SERDES时钟生成单元对从时钟源驱动单元接收到的高稳时钟源进行变频后生成需要的SERDES时钟；

具体的说就是，SERDES时钟生成单元接收时钟源驱动单元输出的高稳时钟源；将高稳时钟源的频率修改为需要的SERDES时钟的频率后，生成需要的SERDES时钟。

关于本发明实施例所述uTCA系统的时钟管理方法中各个单元的具体功能，由于上述系统说明中已有详细介绍，故此处不再赘述。

综上所述，本发明实施例提供了一种uTCA系统中的时钟管理系统及方法，首先去掉MCH单板第二级模拟锁相环，向背板传输的时钟直接使用第一级锁相环输出的10MHz。该10MHz的时钟性能要远远好于第二级锁相环输出的SERDES。AMC子卡上第一级模拟锁相环的参数需要改变，由SERDES到SERDES。转变成10M到SERDES。在支持Synce时钟的前提下去掉网络传输锁相环直接从第一级锁相环中提取。本发明实施例同样适用于多级级联的情况。

如图6和图7所示，图6为现有技术中MCH单板在Synce作为参考源时钟时提供芯片工作时钟的原始方案框图，图7为本发明实施例中在Synce作为参考源时钟时提供芯片工作时钟的框图，与现有技术相比，本发明实施例在MCH单板支持Synce参考源的前提下，MCH单板上交换芯片时钟的提取直接来自10MHz，去掉网络传输的第二级模拟锁相环，利用AMC子卡上的一个普通模拟锁相环来实现10M到SERDES时钟的变频。

与现有技术相比较，本发明实施例采用的时钟链路架构，减轻了MCH单板PCB面积；另外，第一级锁相环输出的时钟性能要远远好于第二级的输出时钟；同时减少了一级硬件链路降低了成本。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (9)

1、一种uTCA系统中的时钟管理系统，其特征在于，包括：时钟管理装置，以及SERDES时钟生成单元即串行-解串行器时钟生成单元，所述时钟管理装置包括：参考源时钟选择单元、时钟源生成单元和时钟源驱动单元，其中，

所述参考源时钟选择单元，用于从接收到的多个时钟源中选择一个时钟源作为参考时钟源输出给所述时钟生成单元；

所述时钟源生成单元，用于根据接收到的参考时钟源生成一个与该参考时钟源同步的时钟源，并将生成的时钟源输出给所述时钟源驱动单元；

所述时钟源驱动单元，用于将从时钟生成单元接收到的时钟源进行电平转换后传输到所述SERDES时钟生成单元；

所述SERDES时钟生成单元，用于对从所述时钟源驱动单元接收到的时钟源进行变频后生成需要的SERDES时钟。

2、根据权利要求1所述的系统，其特征在于，所述时钟源生成单元具体包括：高稳晶振和软件锁相环路，其中，

所述高稳晶振，用于产生一个时钟源；

所述软件锁相环路，用于根据接收到的参考时钟源对所述高稳晶振产生的时钟源进行校正后生成一个与该参考源时钟同步的时钟源，并将该生成的时钟源输出给所述时钟源驱动单元。

3、根据权利要求1或2所述的系统，其特征在于，所述SERDES时钟生成单元具体用于，接收所述时钟源驱动单元输出的时钟源，并将时钟源的频率修改为需要的SERDES时钟的频率后，生成需要的SERDES时钟。

4、根据权利要求1所述的系统，其特征在于，所述参考源时钟选择单元接收到的多个时钟源包括：大楼综合定时供给系统时钟源、同步以太网时钟源、全球定位系统时钟源、1588时钟源。

5、根据权利要求1所述的系统，其特征在于，所述MCH单板包括：主MCH单板和从MCH单板。

6、一种uTCA系统中的时钟管理方法，其特征在于，采用一种uTCA系统中时钟管理的系统，所述系统包括：设置于MCH单板即管理交换模块单板中的时钟管理装置，以及设置于下级AMC即先进夹层卡中的SERDES时钟生成单元即串行-解串行器时钟生成单元，所述时钟管理装置包括：参考源时钟选择单元、时钟源生成单元和时钟源驱动单元，则所述方法包括：

步骤A：所述参考源时钟选择单元接收多个时钟源，并从接收到的多个时钟源中选择一个时钟源作为参考时钟源输出给所述时钟生成单元；

步骤B：所述时钟源生成单元根据接收到的的参考时钟源生成与该参考时钟源同步的时钟源，并将生成的时钟源输出给所述时钟源驱动单元；

步骤C：所述时钟源驱动单元将从时钟生成单元接收到的时钟源传输到下级AMC，做为下级AMC生成SERDES时钟的参考源时钟；

步骤D：所述SERDES时钟生成单元对从所述时钟源驱动单元接收到的时钟源进行变频后生成需要的SERDES时钟。

7、根据权利要求6所述的方法，其特征在于，所述步骤A具体包括：

所述高稳晶振产生一个时钟源；

所述软件锁相环路根据接收到的参考时钟源对所述高稳晶振产生的时钟源进行校正后生成一个与该参考源时钟同步的时钟源，并将该生成的时钟源输出给所述时钟源驱动单元。

8、根据权利要求6或7所述的方法，其特征在于，所述步骤D具体包括：

所述SERDES时钟生成单元接收所述时钟源驱动单元输出的时钟源；

将时钟源的频率修改为需要的SERDES时钟的频率后，生成需要的SERDES时钟。

9、根据权利要求6所述的方法，其特征在于，所述参考源时钟选择单元接收的多个时钟源包括：大楼综合定时供给系统时钟源、同步以太网时钟源、全球定位系统时钟源、1588时钟源。

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