CN1921371A - 一种同步时钟供给装置及实现方法 - Google Patents

Abstract

一种同步时钟供给装置，包括主用和备用单元，每一单元包括E1/T1链路接口单元，提供与外部BITS/SSU的接口，具备SSM信息提取和插入功能，同时输出同步参考时钟及SSM消息；数字锁相环和本地晶振，用于对输入参考时钟的信号质量监测、对所选定的参考时钟源的跟踪锁定，以及输出时钟频率的生成；微处理器，用于对本主用/备用单元的控制和管理；分配和驱动模块，用于对输出时钟的分配和驱动。本发明提供一种功能完备、具备同步链扩展特性、精度满足并超过Stratum－4/4E和Stratum－3相应要求的同步解决方案，以其低成本、简单紧凑的结构和完善的主备用切换能力，可以广泛应用于TDM远端交换单元或接入网关等电信设备中。该方案相对独立，可作为电路模块或子板与设备系统的主控板电路结合，或者作为单独的系统插板提供定时，应用灵活。

Description

一种同步时钟供给装置及实现方法

技术领域

本发明涉及一种适用于远端交换单元、接入网关及小容量端局的同步时钟供给装置及实现方法。

技术背景

在数字通信网中，传送和交换的信号是对信息进行编码后的比特流，因而具有特定的传输比特率，若要求通信网上的各种数字设备相互之间都能准确无误地进行数据交换，就需要网内的各种数字设备(或网元)的时钟信号以相同的频率和相同的相位来处理比特流，这就是数字通信网的同步问题。

在中国发明专利号为ZL 99127042.8中公开了一种同步时钟供给装置，如图1所示，该同步时钟供给装置包括工作在热备份状态下的主用和备用两模块，每一模块包括输入时钟处理单元1′、锁相单元3′、中央处理单元2′、输出时钟处理单元6′、存储单元5′和通讯单元4′。输出时钟处理单元6′采用延迟线技术来减小相位跳变。

上述主用和备用两模块通过彼此交互自身产生的时钟信号以及其它状态信息，从而确保了输出时钟信号的可靠性，同时每个模块都可以根据自身状态和配对模块状态独立地正确确定自身主备用状态，以增强了装置的可维护性。它既可用于通信网中的同步节点，也可用于单独的数字设备，使数字通信网上的各种数字设备之间能相互准确无误地进行数据交换。但是其存在下列问题：

1)各单元功能的分割导致接口复杂，例如：输入时钟的处理要参考来自锁相单元的反馈，处理结果要送到中央处理单元作判定，再根据判定结果产生相关信息给输入时钟处理单元，选择一路参考时钟，最后馈送至锁相单元跟踪锁定。这样，各单元间接口的信号种类和数量都很多，导致装置的结构和控制过于复杂。这一缺点使得该发明只能独立提供，其扩展和移植能力差，很难集成到其他的产品中；

2)从其功能设立看，该装置器件运用数量很大，成本较高。

3)只能接收2.048MHz或8KHz的参考时钟信号，不提供E1或T1同步链路接口，无法接收提取插入于E1/T1比特流中的SSM(同步状态消息)消息，所以不能提供SSM的接收和发送能力，也即该设计只能作为同步受时设备，不能向其他设备提供时钟同步链的状态信息；

4)尽管上述同步时钟供给装置的输出时钟处理单元采用延迟线技术来减小相位跳变，但无法彻底消除，依然存在主备切换时输出时钟的相位跳变问题。

发明内容

为了克服上述现有技术的缺陷，本发明旨在提供一种结构和控制简单的同步时钟供给装置及实现方法，以满足高精度、高可靠性的同时实现低成本的需求。

本发明所提供的一种同步时钟供给装置，包括主用和备用两个单元，其特征在于：每一单元包括数字锁相环、分别与其相连的本地晶振、E1/T1链路接口单元、分配和驱动模块及微处理器，该微处理器还与所述E1/T1链路接口单元相连，且：主用单元和备用单元的两个微处理器相互连接，两个数字锁相环输出交叉馈送至对端的数字锁相环输入；其中：E1/T1链路接口单元，提供与外部BITS/SSU的接口，具备SSM信息提取和插入功能，同时输出同步参考时钟及SSM消息；数字锁相环和本地晶振，用于对输入参考时钟的信号质量监测、对所选定的参考时钟源的跟踪锁定，以及输出时钟频率的生成；微处理器，用于对所述数字锁相环、链路接口单元进行参数设置、运行控制和管理，以及主用与备用单元的切换控制，并与另一微处理器交互状态和控制信息；分配和驱动模块，用于对输出时钟的分配和驱动。

在上述的同步时钟供给装置中，微处理器对数字锁相环的参数设置和运行控制包括初始状态设置、运行状态监视，以及参考时钟质量下降的告警处理，对所述链路接口单元的参数设置和运行控制包括初始参数设置、信号丢失告警处理、SSM消息的提取和插入。

在上述的同步时钟供给装置中，主用单元的锁相环低通滤波器的截止频率低于备用单元的锁相环低通滤波器的截止频率。

在上述的同步时钟供给装置中，数字锁相环和本地晶振采用能兼容不同精度级别的锁相环和晶振进行装配封装。

在上述的同步时钟供给装置中，主用单元同步于外部参考时钟，而备用单元同步于主用单元的数字锁相环的输出时钟。

在上述的同步时钟供给装置中，当微处理器控制进行主用与备用单元切换时，备用单元的微处理器将配置成主用单元的微处理器参数设置，而主用单元的微处理器将配置为备用单元的微处理器参数设置。

本发明还提供了一种同步时钟的实现方法，按主用与备用单元可切换方式进行，包括下列步骤：1)设置参数步骤：对系统参数进行设置；2)提取并恢复时钟步骤：对外部BITS/SSU馈送的E1或T1同步数字链路信号，从中提取并恢复时钟波形，作为输入的参考时钟，同时提取SSM消息；3)跟踪锁定步骤：对多路外参考时钟，按照预先设定选择一路进行跟踪锁定，生成多路相位同步于选定参考时钟的时钟信号；同时将其中的一路输出时钟馈送至对端单元作为一路参考时钟输入；4)监测步骤：监测参考时钟的质量，当时钟质量下降至门限值时，产生告警信号并进行上报，同时停止参考这一路时钟，并按照预先设定的顺序选择另外的参考时钟进行跟踪锁定；5)产生步骤：根据当前选定的参考时钟，结合从步骤2)中提取的SSM消息，产生新的SSM消息；6)分配、驱动和输出步骤：分配并驱动步骤3)中生成的时钟信号至系统的受时单元，并通过链路接口单元向外部输出同步参考时钟信号，以及从步骤5)中生成的SSM消息。

在上述的同步时钟的实现方法的步骤1)中，系统参数设置包括初始状态设置、参考时钟质量门限值设置，以及主用、备用单元切换条件的设置。

在上述的同步时钟的实现方法的步骤4)中，当告警的参考时钟恢复正常后，撤除告警，作为备用的参考时钟源。

在上述的同步时钟的实现方法中，当主用与备用单元切换时，备用单元将配置成主用单元下的参数设置，而主用单元将配置为备用单元下的参数设置。

在上述的同步时钟的实现方法中，主用单元同步于外部参考时钟，而备用单元同步于主用单元的输出时钟。

由于采用了上述的技术解决方案，本发明具有下列优点：

1)同一硬件平台具备一般精度向高精度的平滑过渡能力，可根据设备具体部署级别确定精度配置；

2)主用/备用单元的数字锁相环低通滤波器截频可以软件设置，实现主用单元稳定、备用单元快速捕捉；

3)主用/备用单元的切换是无缝的，消除主备时钟切换时的相位跳变问题，从而保证时钟切换时系统工作的稳定；

4)增加了SSM信息的接收、处理和发送能力，可以从接收到的SSM消息获知外参考时钟到达本地系统时所经历的同步拓朴链信息，然后根据本地系统的位置，产生更新的SSM消息，输出至下一级的设备，从而增强整个同步网络的鲁棒性和级联扩展能力；

5)结构和控制简单，功能独立，能灵活实现或集成，满足高精度、高可靠性的同时实现低成本，适用于远端交换单元、接入网关以及小容量端局。

附图说明

图1是现有同步时钟供给装置的结构示意图；

图2是本发明同步时钟供给装置的结构示意图。

具体实施方式

本发明之一：同步时钟供给装置

如图2所示，本发明，即同步时钟供给装置，包括主用和备用两个单元，该主用、备用单元均包括数字锁相环1、分别与其相连的本地晶振2、E1/T1链路接口单元3、分配和驱动模块4及微处理器5，该微处理器5还与链路接口单元3相连，且：两个数字锁相环1、1′输出交叉馈送至对端的数字锁相环1′、1的输入；两个微处理器5、5′相互连接。

数字锁相环1和本地晶振2，采用现有商用的集成数字锁相环(DPLL)和晶振组成锁相功能模块，用于对外参考时钟的跟踪锁定，并产生相位同步的时钟输出。DPLL集成了参考时钟的监控和选择功能，能监测最多四路的输入参考时钟的信号质量，当某一路正在跟踪锁定的输入时钟发生质量下降时，会产生告警，同时按照设定的顺序选择另一路所作为新的参考源。任一参考源的质量下降都会产生告警并上报。本地晶振是作为DPLL的工作时钟，当所有外参考时钟都丢失时，DPLL会工作在hold-over(保持)模式或自由振荡模式，这时装置输出时钟的精度则取决于本地晶振的精度。这样在正常工作模式下，DPLL跟踪于某一外参考时钟，生成符合Stratum-4/4E(四级及四级增强钟)或Stratum-3(三级钟)精度级别的输出时钟；而当hold-over或自由振荡模式下，由符合Stratum-4/4E或Stratum-3精度级别的本地晶振保证DPLL的输出时钟满足相应的精度要求。本设计的一个主要思想是同一个硬件平台通过封装兼容的不同精度等级的锁相环和本地晶振，可以使同一装置提供不同的精度级别，应用于对应的场合，如精度要求高的三级钟，或要求较低的四级或四级增强钟。也即，在当前技术条件下，相同封装而精度不同的DPLL和本地晶振都可以方便地选择到。这样，本发明在同样的硬件设计上，装配不同精度的DPLL和本地晶振，就可以在不同的应用场合中提供不同的精度级别。

E1/T1链路接口单元，用于接收外部来自BITS/SSU(大楼综合定时提供单元/同步提供单元)设备的2.048Mbps或1.544Mbps的同步链路信号。设计采用的是专用的E1/T1链路接口单元，例如：Maxim公司的DS2155接口芯片，内部集成有SSM消息的提取和插入功能，方便微处理器对SSM消息的读取和写入。这样，本发明可以经由该链路接口单元，由微处理器读取嵌入在E1/T1比特流中的SSM消息，从而获知同步系统的拓朴信息，如该参考时钟在到达本设备前经过了哪些同步途径，等等，然后根据本地系统的位置，产生新的SSM消息，通过该链路接口单元，随输出参考时钟馈送至外部。这样本发明不仅具备传统的受时同步功能，还兼备同步传送设备的功能，能有效扩展同步系统的范围，并增强现有同步系统的可用性和稳定性。

微处理器5，采用高性价比的嵌入式X86微处理器，实现设备的初始化设置，外参考时钟选择，DPLL参数设置，主备状态控制和切换，SSM消息的接收、处理及插入等功能。主用与备用单元的微处理器5通过通用输入输出接口互连，交互状态和控制信息。

分配和驱动模块4，输出时钟的驱动分配。通过符合RS-422标准的差分传输线，驱动输出时钟至系统的受时单元6。

本发明基于主用/备用架构，主用单元和备用单元的数字锁相环的时钟输出分别馈送至对方的数字锁相环参考时钟输入，利用数字锁相环的输入信号监测功能，自动实现对备用单元数字锁相环的监控，提高了系统的可靠性。正常运行状态下主用单元的锁相环跟踪锁定到外接的参考时钟上，而备用单元跟踪同步于主用单元锁相环的输入，这样主用、备用单元都同步于外参考时钟。当主用单元功能异常或软件根据系统设定需要进行主用、备用单元切换时，由于锁相环具备记忆功能，这时尽管主用单元的输出时钟失效，但备用单元锁相环的输出还是同步于它所记忆的失效之前的主用单元输出时钟上，这样主用/备用切换的平滑无缝。切换时软件设置备用单元为主，同步于外参考时钟，将主用单元设为备用单元，同步于原备用单元的锁相环输出时钟。

主用、备用单元的DPLL的低通滤波器的截止频率软件设定为主用单元窄，备用单元宽，这样主用单元的DPLL工作稳定，不易受外参考时钟突发相跳的影响；而备用单元则捕捉能力更强，能更好地跟踪锁定主用单元锁相环的输出时钟。

本发明设计的结构简单紧凑，可以作为独立的定时单元(单板)来应用，也可以集成于远端交换单元、接入网关等设备的冗余备份的主控单板中，应用灵活。

本发明之二：同步时钟实现方法

一种同步时钟的实现方法，按主用与备用可切换单元进行，包括下列步骤：

1)设置参数步骤：对系统参数进行设置，包括初始状态设置、参考时钟质量门限值设置，以及主用、备用单元切换条件的设置；

2)提取并恢复时钟步骤：对外部BITS/SSU馈送的E1或T1同步数字链路信号，从中提取并恢复时钟波形，作为输入的参考时钟，同时提取SSM消息；

3)跟踪锁定步骤：对多路外参考时钟，按照预先设定选择一路进行跟踪锁定，生成多路相位同步于选定参考时钟的时钟信号；同时将其中的一路输出时钟馈送至对端单元作为一路参考时钟输入；

4)监测步骤：监测参考时钟的质量，当时钟质量下降至门限值时，产生告警信号并进行上报，同时停止参考这一路时钟，并按照预先设定的顺序选择另外的参考时钟进行跟踪锁定；当告警的参考时钟恢复正常后，撤除告警，作为备用的参考时钟源。

5)产生步骤：根据当前选定的参考时钟，结合从步骤2)中提取的SSM消息，产生新的SSM消息；

6)分配、驱动和输出步骤：分配并驱动步骤3)中生成的时钟信号至系统的受时单元，并通过链路接口单元向外部输出同步参考时钟信号，以及从步骤5)中生成的SSM消息。

主用单元同步于外部参考时钟，而备用单元同步于主用单元的输出时钟。

当主用单元发生故障或系统有特殊需求时，控制主用、备用单元进行切换，这时原来的备用单元将配置成主用单元下的参数设置，而原来的主用单元将配置为备用单元下的参数，或在发生故障的情况下由系统进行相应的维护处理。

综上所述，本发明提供一种成本低、功能完备、具备同步链扩展特性、精度满足并超过Stratum-4/4E和Stratum-3相应要求的同步和定时解决方案，相比于高成本和复杂结构的局端设备定时模块，该方案以其低成本、简单紧凑的结构和完善的主备份切换能力，可以广泛应用于TDM远端交换单元、接入网关或其他电信设备中。该方案相对独立，可作为电路模块或子板与设备系统的主控板电路结合，或者作为单独的系统插板提供定时，应用灵活。

以上诸实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴之内，应由各权利要求限定。而纳入权利要求的范围之内。

Claims (11)

1.一种同步时钟供给装置，包括主用和备用两个单元，其特征在于：每一单元包括数字锁相环、分别与其相连的本地晶振、E1/T1链路接口单元、分配和驱动模块及微处理器，该微处理器还与所述E1/T1链路接口单元相连，且：主用单元和备用单元的两个微处理器相互连接，两个数字锁相环输出交叉馈送至对端的数字锁相环输入；其中：

E1/T1链路接口单元，提供与外部BITS/SSU的接口，具备SSM信息提取和插入功能，同时输出同步参考时钟及SSM消息；

数字锁相环和本地晶振，用于对输入参考时钟的信号质量监测、对所选定的参考时钟源的跟踪锁定，以及输出时钟频率的生成；

微处理器，用于对所述数字锁相环、链路接口单元进行参数设置、运行控制和管理，以及主用与备用单元的切换控制，并与另一微处理器交互状态和控制信息；

分配和驱动模块，用于对输出时钟的分配和驱动。

2.根据权利要求1所述的同步时钟供给装置，其特征在于：所述微处理器对所述数字锁相环的参数设置和运行控制包括初始状态设置、运行状态监视，以及参考时钟质量下降的告警处理，对所述链路接口单元的参数设置和运行控制包括初始参数设置、信号丢失告警处理、SSM消息的提取和插入。

3.根据权利要求1或2所述的同步时钟供给装置，其特征在于：所述主用单元的锁相环低通滤波器的截止频率低于备用单元的锁相环低通滤波器的截止频率。

4.根据权利要求1或2所述的同步时钟供给装置，其特征在于：所述数字锁相环和本地晶振采用能兼容不同精度级别的锁相环和晶振进行装配封装。

5.根据权利要求1所述的同步时钟供给装置，其特征在于：所述主用单元同步于外部参考时钟，而备用单元同步于主用单元的数字锁相环的输出时钟。

6.根据权利要求1所述的同步时钟供给装置，其特征在于：当所述微处理器控制进行主用与备用单元切换时，备用单元的微处理器将配置成主用单元的微处理器参数设置，而主用单元的微处理器将配置为备用单元的微处理器参数设置。

7.一种同步时钟的实现方法，按主用与备用单元可切换方式进行，包括下列步骤：

1)设置参数步骤：对系统参数进行设置；

2)提取并恢复时钟步骤：对外部BITS/SSU馈送的E1或T1同步数字链路信号，从中提取并恢复时钟波形，作为输入的参考时钟，同时提取SSM消息；

3)跟踪锁定步骤：对多路外参考时钟，按照预先设定选择一路进行跟踪锁定，生成多路相位同步于选定参考时钟的时钟信号；同时将其中的一路输出时钟馈送至对端单元作为一路参考时钟输入；

4)监测步骤：监测参考时钟的质量，当时钟质量下降至门限值时，产生告警信号并进行上报，同时停止参考这一路时钟，并按照预先设定的顺序选择另外的参考时钟进行跟踪锁定；

5)产生步骤：根据当前选定的参考时钟，结合从步骤2)中提取的SSM消息，产生新的SSM消息；

6)分配、驱动和输出步骤：分配并驱动步骤3)中生成的时钟信号至系统的受时单元，并通过链路接口单元向外部输出同步参考时钟信号，以及从步骤5)中生成的SSM消息。

8.根据权利要求7所述的同步时钟的实现方法，其特征在于：步骤1)中的系统参数设置包括初始状态设置、参考时钟质量门限值设置，以及主用、备用单元切换条件的设置。

9.根据权利要求7所述的同步时钟的实现方法，其特征在于：所述步骤4)中，当告警的参考时钟恢复正常后，撤除告警，作为备用的参考时钟源。

10.根据权利要求7所述的同步时钟的实现方法，其特征在于：当主用与备用单元切换时，备用单元将配置成主用单元下的参数设置，而主用单元将配置为备用单元下的参数设置。

11.根据权利要求7所述的同步时钟的实现方法，其特征在于：所述主用单元同步于外部参考时钟，而备用单元同步于主用单元的输出时钟。

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