CN115622373A - 驱动电路、双有源桥变换电路、电路工作方法及电子装置 - Google Patents

Abstract

本公开涉及集成电路技术领域，具体涉及一种驱动电路、双有源桥变换电路、电路工作方法及电子装置，所述驱动电路包括：第一功率器件、第二功率器件、第一子驱动电路、第二子驱动电路和前馈电路；其中，所述第一子驱动电路用于驱动所述第一功率器件，所述第二子驱动电路用于驱动所述第二功率器件；所述前馈电路用于在所述第一功率器件和第二功率器件关断时提供充放电通路。本公开的技术方案，通过为第一功率器件和第二功率器件分别设置独立的驱动电路，并增设了前馈电路，在大幅降低串通电流的同时减少了导通延迟时间，避免了电源线或地线上的大噪声可能造成的功率器件的误开启，降低了电路的功耗，并提高了电路的可靠性。

Description

驱动电路、双有源桥变换电路、电路工作方法及电子装置

技术领域

本公开涉及集成电路技术领域，具体涉及一种驱动电路、双有源桥变换电路、电路工作方法及电子装置。

背景技术

在集成电路领域，通常通过多个级联连接的反相器来对功率管进行驱动。然而，由于反相器存在串通现象，且串通电流随控制反相器导通与关断的开关信号的频率增大而增加，导致电路损耗较大。同时，现有的反相器链中，每一级反相器的N型晶体管与P型晶体管均采用相似比例设置，例如尺寸比均为1:3，导致反相器链的响应速度较慢。

发明内容

为了解决相关技术中的问题，本公开实施例提供一种驱动电路、双有源桥变换电路、电路工作方法及电子装置。

第一方面，本公开实施例中提供了一种驱动电路，包括：

第一功率器件、第二功率器件、第一子驱动电路、第二子驱动电路和前馈电路；

其中，所述第一子驱动电路用于驱动所述第一功率器件，所述第二子驱动电路用于驱动所述第二功率器件；

所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供充放电通路。

根据本公开的实施例，所述第一功率器件包括第一P型晶体管Q1，所述第二功率器件包括第一N型晶体管Q2；

所述第一P型晶体管Q1的栅极连接于所述第一子驱动电路的输出端，所述第一N型晶体管Q2的栅极连接于所述第二子驱动电路的输出端，所述第一P型晶体管Q1和第一N型晶体管Q2的漏极相连，形成所述功率器件的输出端。

根据本公开的实施例，所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供充放电通路，包括：

所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供从电源至所述功率器件的输出端的充电通路；和/或

所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供从所述功率器件的输出端至地的放电通路。

根据本公开的实施例，所述前馈电路包括：

第二P型晶体管Q3、第二N型晶体管Q4、第一前馈逻辑支路和第二前馈逻辑支路；

其中，所述第二P型晶体管Q3的栅极连接于所述第一前馈逻辑支路的输出端，所述第二N型晶体管Q4的栅极连接于所述第二前馈逻辑支路的输出端，所述第二P型晶体管Q3和第二N型晶体管Q4的漏极相连，并经第一电阻R1连接于所述第一P型晶体管Q1和第一N型晶体管Q2的漏极；

所述第一前馈逻辑支路的输入端分别连接于驱动电路的输入端和第一子驱动电路的第一中间节点，所述第二前馈逻辑支路的输入端分别连接于驱动电路的输入端和第二子驱动电路的第二中间节点，其中，所述第一中间节点的逻辑电平与所述第一P型晶体管Q1的栅极逻辑电平相同，所述第二中间节点的逻辑电平与所述第一N型晶体管Q2的栅极逻辑电平相同。

根据本公开的实施例，所述第一前馈逻辑支路包括串联连接的第二与非门、第五反相器和第六反相器，所述第二与非门的第一输入端连接于所述驱动电路的输入端，第二输入端连接于所述第一中间节点，所述第二与非门的输出端连接于所述第五反相器，所述第五反相器和第六反相器串联连接，所述第六反相器的输出端连接于所述第二P型晶体管Q3的栅极；

所述第二前馈逻辑支路包括串联连接的第二或非门、第七反相器和第八反相器，所述第二或非门的第一输入端连接于所述驱动电路的输入端，第二输入端连接于所述第二中间节点，所述第二或非门的输出端连接于所述第七反相器，所述第七反相器和第八反相器串联连接，所述第八反相器的输出端连接于所述第二N型晶体管Q4的栅极。

根据本公开的实施例，所述第二P型晶体管Q3的器件尺寸小于第一P型晶体管Q1的器件尺寸，第二N型晶体管Q4的器件尺寸小于第一N型晶体管Q2的器件尺寸，以使所述第一P型晶体管Q1和所述第二N型晶体管Q4构成的导电通路中的串通电流，与所述第一P型晶体管Q1和所述第一N型晶体管Q2构成的导电通路中的串通电流的比值大于等于第一阈值且小于等于第二阈值；或者

所述第二P型晶体管Q3和所述第一N型晶体管Q2构成的导电通路中的串通电流，与所述第一P型晶体管Q1和所述第一N型晶体管Q2构成的导电通路中的串通电流的比值大于等于第一阈值且小于等于第二阈值。

根据本公开的实施例，所述第一阈值为0.1，所述第二阈值为0.2。

根据本公开的实施例，所述第一子驱动电路包括第一反相器链，所述第二子驱动电路包括第二反相器链；

所述第一反相器链和第二反相器链均具有非对称结构。

根据本公开的实施例，所述第一反相器链和第二反相器链均具有非对称结构，包括：

在所述反相器链的每一级中，与驱动信号对应的晶体管与另一个晶体管的器件尺寸比大于等于第三阈值且小于等于第四阈值。

根据本公开的实施例，所述第一阈值为3，所述第二阈值为5。

根据本公开的实施例，所述与驱动信号对应的晶体管包括：

在所述第一反相器链驱动所述第一P型晶体管Q1，所述第一反相器链中第一级反相器的驱动信号为低电平信号时，所述第一反相器链的单数级反相器中与驱动信号对应的晶体管为该级反相器中的P型晶体管，所述第一反相器链的双数级反相器中与驱动信号对应的晶体管为该级反相器中的N型晶体管；

在所述第二反相器链驱动所述第一N型晶体管Q2，所述第二反相器链中第一级反相器的驱动信号为高电平信号时，所述第二反相器链的单数级反相器中与驱动信号对应的晶体管为该级反相器中的N型晶体管，所述第二反相器链的双数级反相器中与驱动信号对应的晶体管为该级反相器中的P型晶体管。

根据本公开的实施例，所述第一子驱动电路还包括第一反馈电路，所述第二子驱动电路还包括第二反馈电路；

其中，所述第一反馈电路的输入端连接于所述第一P型晶体管Q1的漏极，输出端连接于所述第一子驱动电路的第二输入端，所述第二反馈电路的输入端连接于所述第一N型晶体管Q2的漏极，输出端连接于所述第二子驱动电路的第二输入端，所述第一子驱动电路和第二子驱动电路的第一输入端均连接于所述驱动电路的输入端。

根据本公开的实施例，所述第一子驱动电路还包括第一与非门，所述第二子驱动电路还包括第一或非门；

其中，所述第一与非门的第一输入端连接于所述第一子驱动电路的第一输入端，所述第一与非门的第二输入端连接于所述第一子驱动电路的第二输入端，所述第一或非门的第一输入端连接于所述第二子驱动电路的第一输入端，所述第一或非门的第二输入端连接于所述第二驱动电路的第二输入端。

第二方面，本公开实施例提供了一种电路的工作方法，所述方法应用于如第一方面中任一项所述的驱动电路，所述方法包括：

当所述驱动电路的第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态，且所述驱动电路的输入端的初始状态为低电平时，通过所述第二前馈逻辑支路使所述第二N型晶体管Q4导通，以在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时为所述驱动电路提供自所述功率器件的输出端至地的放电通路；

当所述驱动电路的输入端由低电平转换为高电平时，通过所述第一子驱动电路使所述第一P型晶体管Q1导通，通过所述第二前馈逻辑支路使所述第二N型晶体管Q4关断，并通过所述第二子驱动电路和第一前馈逻辑支路分别使所述第一N型晶体管Q2和第二P型晶体管Q3保持关断，以使所述驱动电路在的输入端由低电平转换为高电平时通过所述第一P型晶体管Q1提供高电平驱动信号，并通过所述第一子驱动电路使所述第一P型晶体管Q1在导通第一时间段后关断；

当所述驱动电路的第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态，且所述驱动电路的输入端的初始状态为高电平时，通过所述第一前馈逻辑支路使所述第二P型晶体管Q3导通，以在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时为所述驱动电路提供自电源至所述功率器件的输出端的充电通路；

当所述驱动电路的输入端由高电平转换为低电平时，通过所述第二子驱动电路使所述第一N型晶体管Q2导通，通过所述第一前馈逻辑支路使所述第二P型晶体管Q3关断，并通过所述第一子驱动电路和第二前馈逻辑支路分别使所述第一P型晶体管Q1和第二N型晶体管Q4保持关断，以使所述驱动电路在的输入端由高电平转换为低电平时通过所述第一N型晶体管Q2提供低电平驱动信号，并通过所述第二子驱动电路使所述第一N型晶体管Q2在导通第二时间段后关断。

第三方面，本公开实施例中提供了一种双有源桥变换电路，包括：

双有源桥变换器和驱动电路；

其中，所述驱动电路为上述第一方面中任一实施例所述的驱动电路。

第四方面，本公开实施例中提供了一种电子装置，所述电子装置包括如第一方面中任一实施例所述的驱动电路。

第五方面，本公开实施例中提供了一种电子装置，所述电子装置包括如第三方面所述的双有源桥变换电路。

第六方面，本公开实施例中提供了一种芯片，所述芯片包括如第一方面中任一实施例所述的驱动电路。

第七方面，本公开实施例中提供了一种芯片，所述芯片包括如第三方面所述的驱动电路。

根据本公开实施例提供的技术方案，提供了一种驱动电路，所述驱动电路包括：第一功率器件、第二功率器件、第一子驱动电路、第二子驱动电路和前馈电路；其中，所述第一子驱动电路用于驱动所述第一功率器件，所述第二子驱动电路用于驱动所述第二功率器件；所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供充放电通路。采用本公开实施例的技术方案，通过为第一功率器件和第二功率器件分别设置独立的驱动电路，并增设了前馈电路，在大幅降低串通电流的同时减少了导通延迟时间，避免了电源线或地线上的大噪声可能造成的功率器件的误开启，降低了电路的功耗，并提高了电路的可靠性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中。

图1示出根据本公开实施例的驱动电路的结构图。

图2示出根据本公开实施例的一种电路的工作方法的流程图。

图3示出根据本公开实施例的双有源桥变换电路的结构图。

图4示出根据本公开实施例的电子装置的结构图。

图5示出根据本公开实施例的另一种电子装置的结构图。

具体实施方式

下文中，将参考附图详细描述本公开的示例性实施例，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施例无关的部分。

在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。

另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。

在本公开中，如涉及对用户信息或用户数据的获取操作或向他人展示用户信息或用户数据的操作，则所述操作均为经用户授权、确认，或由用户主动选择的操作。

图1示出根据本公开实施例的驱动电路的结构图。如图1所示，所述驱动电路包括：

第一功率器件、第二功率器件、第一子驱动电路、第二子驱动电路和前馈电路；

其中，所述第一子驱动电路用于驱动所述第一功率器件，所述第二子驱动电路用于驱动所述第二功率器件；

所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供充放电通路。

如前所述，在集成电路领域，通常通过多个级联连接的反相器来对功率管进行驱动。然而，由于反相器存在串通现象，且串通电流随控制反相器导通与关断的开关信号的频率增大而增加，导致电路损耗较大。可以通过采用对P型功率管和N型功率管分别驱动，并使所述P型功率管和N型功率管在开启后很快关断的方式来解决这一技术问题。然而，这种直接对P型功率管和N型功率管分别驱动的电路结构抗噪声能力较低，这是因为这种电路在工作时，在较长时间内所述P型功率管和N型功率管处于同时关断状态，在关断状态时电路中不具有电流的充放电通路，此时若电源线、地线或其他引线上产生了一个较大的噪声，例如大于所述P型功率管或N型功率管阈值电压的噪声，则可能导致所述P型功率管或N型功率管误开启，进而影响电路正常工作。

鉴于此，在本公开实施例中提出了一种驱动电路，通过增设一个前馈电路，并设置所述前馈电路在所述P型功率管和N型功率管处于同时关断状态时为所述驱动电路提供充放电通路，以解决上述技术问题。同时，所述前馈电路中的器件尺寸远小于所述功率管，以使该前馈电路带来的新的串通电流足够小，对电路损耗的影响在可接受范围内。

在本公开实施例中，所述驱动电路可以是为任意开关管提供驱动信号的电路，所述驱动电路包括第一功率器件、第二功率器件、第一子驱动电路、第二子驱动电路和前馈电路。其中，所述第一功率器件可以包括第一P型晶体管Q1，所述第二功率器件可以包括第一N型晶体管Q2，所述第一P型晶体管Q1的栅极连接于所述第一子驱动电路的输出端，源极连接于电源电压，漏极与所述第一N型晶体管Q2的漏极相连，并连接于所述前馈电路，所述第一N型晶体管Q2的栅极连接于所述第二子驱动电路的输出端，源极接地。

在本公开实施例中，所述前馈电路包括第二P型晶体管Q3、第二N型晶体管Q4、第一前馈逻辑支路和第二前馈逻辑支路，其中，所述第二P型晶体管Q3的栅极连接于所述第一前馈逻辑支路的输出端，所述第二N型晶体管Q4的栅极连接于所述第二前馈逻辑支路的输出端，所述第二P型晶体管Q3和第二N型晶体管Q4的漏极相连，并连接于所述第一P型晶体管Q1和第一N型晶体管Q2的漏极，所述第一前馈逻辑支路的输入端分别连接于驱动电路的输入端和第一子驱动电路的第一中间节点，所述第二前馈逻辑支路的输入端分别连接于驱动电路的输入端和第二子驱动电路的第二中间节点，其中，所述第一中间节点的逻辑电平与所述第一P型晶体管Q1的栅极逻辑电平相同，所述第二中间节点的逻辑电平与所述第一N型晶体管Q2的栅极逻辑电平相同。

在本公开实施例中，所述第二P型晶体管Q3和第二N型晶体管Q4在所述驱动电路中形成辅助通路，以在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时，为所述驱动电路提供充放电通路，从而避免电源线、地线或其他引线上产生的噪声导致所述第一P型晶体管Q1和/或第一N型晶体管Q2误开启，进而导致驱动电路产生错误的输出。

在本公开实施例中，所述第一前馈逻辑支路和第二逻辑前馈支路用于在所述驱动电路的输入信号由低电平转换为高电平，以使所述驱动电路输出高电平驱动信号时，立刻关断所述第二N型晶体管Q4，并在随后再次切换所述输入信号以使所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时，开启所述第二P型晶体管Q3，以为所述驱动电路提供自电源至所述功率器件的输出端的充电通路；以及在所述驱动电路的输入信号由高电平转换为低电平，以使所述驱动电路输出低电平驱动信号时，立刻关断所述第二P型晶体管Q3，并在随后再次切换所述输入信号以使所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时，开启所述第二N型晶体管Q4，以为所述驱动电路提供自所述功率器件的输出端至地的充电通路。

在本公开实施例中，如图1所示，所述第一前馈逻辑支路可以包括第二与非门NAND2、第五反相器I5和第六反相器I6，所述第二与非门NAND2的第一输入端连接于所述驱动电路的输入端，第二输入端连接于所述第一子驱动电路的第一中间节点，所述第一子驱动电路的第一中间节点可以是所述第一反相器链中的某一节点，需要说明的是，所述第一中间节点的逻辑电平需满足与所述第一P型晶体管Q1的栅极逻辑电平相同；所述第二与非门NAND2的输出端连接于所述第六反相器I6的输入端，所述第五反相器I5第六反相器I6与第六反相器I6串联连接，所述第六反相器I6的输出端连接于所述第二P型晶体管Q3的栅极。采用这样的结构，可以通过第一前馈逻辑支路控制所述第二P型晶体管Q3在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时导通，以在电路中形成充电通路，从而避免电源线上的大噪声导致第一P型晶体管Q1误开启。

在本公开实施例中，所述第二前馈逻辑支路可以包括第二或非门NOR2、第七反相器I7和第八反相器I8，所述第二或非门NOR2的第一输入端连接于所述驱动电路的输入端，第二输入端连接于所述第二子驱动电路的第二中间节点，所述第二子驱动电路的第二中间节点可以是所述第二反相器链中的某一节点，同样地，所述第二中间节点的逻辑电平与所述第一N型晶体管Q2的栅极逻辑电平相同；所述第二或非门NOR2的输出端连接于所述第八反相器I8的输入端，所述第七反相器I7第八反相器I8与第八反相器I8串联连接，所述第八反相器I8的输出端连接于所述第二N型晶体管Q4的栅极。采用这样的结构，可以通过第二前馈逻辑支路控制所述第二N型晶体管Q4在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时导通，以在电路中形成放电通路，从而避免地线上的大噪声导致第一N型晶体管Q2误开启。

根据本公开实施例的技术方案，通过为第一功率器件和第二功率器件分别设置独立的驱动电路，并增设了前馈电路，在大幅降低第一功率器件和第二功率器件之间的串通电流的同时减少了导通延迟时间，避免了电源线或地线上的大噪声可能造成的功率器件的误开启，降低了电路的功耗，并提高了电路的可靠性。

在本公开实施例中，增设的前馈电路中，所述第二P型晶体管Q3和第二N型晶体管Q4形成的充放电支路虽然能够消除电源线和地线带来的噪声，但同时其也带来了新的串通电流。具体地，新引入的第二N型晶体管Q4和所述第一P型晶体管Q1仍然可能构成导电通路产生串通电流，且新引入的第二P型晶体管Q3和所述第一N型晶体管Q2同样可能构成导电通路产生串通电流。鉴于此，可以设置所述第二P型晶体管Q3的器件尺寸小于第一P型晶体管Q1的器件尺寸，第二N型晶体管Q4的器件尺寸小于第一N型晶体管Q2的器件尺寸，以使所述第一P型晶体管Q1和所述第二N型晶体管Q4构成的导电通路中的串通电流，与所述第一P型晶体管Q1和所述第一N型晶体管Q2构成的导电通路中的串通电流的比值大于等于第一阈值且小于等于第二阈值；或者所述第二P型晶体管Q3和所述第一N型晶体管Q2构成的导电通路中的串通电流，与所述第一P型晶体管Q1和所述第一N型晶体管Q2构成的导电通路中的串通电流的比值大于等于第一阈值且小于等于第二阈值。在本公开的一个具体实施方式中，所述第二P型晶体管Q3与第一P型晶体管Q1的器件尺寸比值，以及所述第二N型晶体管Q4与第一N型晶体管Q2的器件尺寸比值均可以是1:10可以是1:10，所述第一阈值可以为0.1，所述第二阈值可以为0.2。

根据本公开实施例的技术方案，通过设置第二P型晶体管Q3的器件尺寸小于第一P型晶体管Q1的器件尺寸，第二N型晶体管Q4的器件尺寸小于第一N型晶体管Q2的器件尺寸，可以大幅降低新引入的第二P型晶体管Q3和第二N型晶体管Q4带来的串通电流，以较小的噪声代价获得了较高的可靠性提升。

在本公开实施例中，所述第一P型晶体管Q1和第一N型晶体管Q2的漏极还可以通过第一电阻R1与所述第二P型晶体管Q3和第二N型晶体管Q4的漏极相连，以进一步减小第二N型晶体管Q4和所述第一P型晶体管Q1构成的导电通路产生串通电流，和/或第二P型晶体管Q3和所述第一N型晶体管Q2构成的导电通路产生串通电流。

在本公开实施例中，如图1所示，所述第一子驱动电路可以包括第一反相器链和第一反馈电路，所述第一反相器链的输入端连接于第一与非门NAND1的输出端，所述第一反相器链的输出端连接于所述第一P型晶体管Q1的栅极；所述第一与非门NAND1的第一输入端连接于所述驱动电路的输入端，第二输入端连接于所述第一反馈电路的输出端。所述第一反馈电路包括第一反相器I1、第二反相器I2、第三P型晶体管Q5和第一电流源S1，所述第三P型晶体管Q5的栅极连接于所述第一P型晶体管Q1的漏极，源极连接于电源电压，漏极连接于所述第一电流源S1的输入端，并连接于所述第二反相器I2的输入端，所述电流源的输出端接地，所述第二反相器I2与第一反相器I1串联连接，所述第一反相器I1的输出端连接于所述第一与非门NAND1的第二输入端。采用这样的结构，可以通过第一反相器链为所述第一P型晶体管Q1单独提供驱动信号，并通过第一反馈电路使得该第一P型晶体管Q1在导通后很快关断，从而避免在第一P型晶体管Q1和第一N型晶体管Q2形成的支路中产生串通电流。

在本公开实施例中，所述第二子驱动电路可以包括第二反相器链和第二反馈电路，所述第二反相器链的输入端连接于第一或非门NOR1的输出端，所述第二反相器链的输出端连接于所述第一N型晶体管Q2的栅极；所述第一或非门NOR1的第一输入端连接于所述驱动电路的输入端，第二输入端连接于第二反馈电路的输出端；所述第二反馈电路包括第三反相器I3、第四反相器I4、第三N型晶体管Q6和第二电流源S2，所述第三N型晶体管Q6的栅极连接于所述第一N型晶体管Q2的漏极，源极接地，漏极连接于所述第二电流源S2的输出端，并连接于所述第四反相器I4的输入端，所述电流源的输入端连接于电源电压，所述第四反相器I4与第三反相器I3串联连接，所述第三反相器I3的输出端连接于所述第一或非门NOR1的第二输入端。采用这样的结构，可以通过第二反相器链为所述第一N型晶体管Q2单独提供驱动信号，并通过第二反馈电路使得该第N型晶体管Q2在导通后很快关断，同样避免在第一P型晶体管Q1和第一N型晶体管Q2形成的支路中产生串通电流。

通过本公开实施例的技术方案，通过第一子驱动电路和第二子驱动电路分别设置所述第一P型晶体管Q1和第一N型晶体管Q2在导通后很快关断，进一步避免了第一P型晶体管Q1和第一N型晶体管Q2同时导通带来的串通电流，降低了电路的功耗。

上文还提及，现有的反相器链中，每一级反相器的N型晶体管与P型晶体管均采用相似比例设置，例如尺寸比均为1:3，导致反相器链的响应速度较慢。

鉴于此，在本公开实施例中，可以设置所述第一反相器链和第二反相器链为非对称结构。其中，所述非对称结构是指，在所述反相器链的每一级中，与驱动信号对应的晶体管具有较大尺寸，另一个晶体管具有较小尺寸。具体地，在所述第一反相器链驱动所述第一P型晶体管Q1，所述第一反相器链中第一级反相器的驱动信号为低电平信号时，所述第一反相器链的单数级反相器中与驱动信号对应的晶体管为该级反相器中的P型晶体管，所述第一反相器链的双数级反相器中与驱动信号对应的晶体管为该级反相器中的N型晶体管；在所述第二反相器链驱动所述第一N型晶体管Q2，所述第二反相器链中第一级反相器的驱动信号为高电平信号时，所述第二反相器链的单数级反相器中与驱动信号对应的晶体管为该级反相器中的N型晶体管，所述第二反相器链的双数级反相器中与驱动信号对应的晶体管为该级反相器中的P型晶体管，以此类推，此处不再赘述。

在本公开实施例中，与驱动信号对应的晶体管与另一个晶体管的器件尺寸比可以设置为大于等于第三阈值且小于等于第四阈值。在本公开的一个具体实施方式中，所述第一阈值可以为3，所述第二阈值可以为5。

通过本公开实施例的技术方案，通过将自驱动电路中的反相器链设置为非对称结构，在每一级仅需要一个具有较大尺寸的驱动管，另一个晶体管可以设置为较小尺寸，提升了响应速度，节省了版图面积，提高了电路的集成度。

图2示出根据本公开实施例的一种电路的工作方法的流程图，所述电路的工作方法应用于如图1所示实施例中的驱动电路。如图2所示，所述方法包括步骤S201-S204：

在步骤S201中，当所述驱动电路的第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态，且所述驱动电路的输入端的初始状态为低电平时，通过所述第二前馈逻辑支路使所述第二N型晶体管Q4导通，以在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时为所述驱动电路提供自所述功率器件的输出端至地的放电通路；

在步骤S202中，当所述驱动电路的输入端由低电平转换为高电平时，通过所述第一子驱动电路使所述第一P型晶体管Q1导通，通过所述第二前馈逻辑支路使所述第二N型晶体管Q4关断，并通过所述第二子驱动电路和第一前馈逻辑支路分别使所述第一N型晶体管Q2和第二P型晶体管Q3保持关断，以使所述驱动电路在的输入端由低电平转换为高电平时通过所述第一P型晶体管Q1提供高电平驱动信号，并通过所述第一子驱动电路使所述第一P型晶体管Q1在导通第一时间段后关断；

在步骤S203中，当所述驱动电路的第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态，且所述驱动电路的输入端的初始状态为高电平时，通过所述第一前馈逻辑支路使所述第二P型晶体管Q3导通，以在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时为所述驱动电路提供自电源至所述功率器件的输出端的充电通路；

在步骤S204中，当所述驱动电路的输入端由高电平转换为低电平时，通过所述第二子驱动电路使所述第一N型晶体管Q2导通，通过所述第一前馈逻辑支路使所述第二P型晶体管Q3关断，并通过所述第一子驱动电路和第二前馈逻辑支路分别使所述第一P型晶体管Q1和第二N型晶体管Q4保持关断，以使所述驱动电路在的输入端由高电平转换为低电平时通过所述第一N型晶体管Q2提供低电平驱动信号，并通过所述第二子驱动电路使所述第一N型晶体管Q2在导通第二时间段后关断。

根据本公开实施例的技术方案，在所述驱动电路的电平翻转过程中，利用第一P型晶体管Q1和第一N型晶体管Q2 的大尺寸，保证功率器件输出端即第一P型晶体管Q1和第一N型晶体管Q2的漏极电压的迅速变化，同时在所述功率器件输出端达到所需状态之后再将所述第一P型晶体管Q1和第一N型晶体管Q2关断，消除了由所述第一P型晶体管Q1和第一N型晶体管Q2关断带来的串通电流；此外，在所述第一P型晶体管Q1和第一N型晶体管Q2关断，输出电平保持时，利用第二P型晶体管Q3和第二N型晶体管Q4的小尺寸，为所述驱动电路提供了充放电通路，避免了电源或地线上的大噪声可能造成的第一P型晶体管Q1和/或第一N型晶体管Q2误开启，提高了电路的可靠性。

图3示出根据本公开实施例的双有源桥变换电路的结构图。

如图3所示，所述双有源桥变换电路包括双有源桥变换器和驱动电路；其中，所述驱动电路为图1所示的驱动电路。

图4示出根据本公开实施例的电子装置的结构图。

如图4所示，所述电子装置包括如图1所示的驱动电路，所述电子装置可以是任意包括被驱动电路的装置，此处不做限制。

图5示出根据本公开实施例的另一种电子装置的结构图。如图5所示，所述电子装置包括如图3所示的双有源桥变换电路，所述电子装置可以是任意包括被驱动电路的装置，此处不做限制。

本公开还提供了一种芯片，所述芯片包括如图1所示的驱动电路。

本公开还提供了另一种芯片，所述芯片包括如图3所示的驱动电路。

以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的（但不限于）具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (19)

1.一种驱动电路，其特征在于，包括：

第一功率器件、第二功率器件、第一子驱动电路、第二子驱动电路和前馈电路；

其中，所述第一子驱动电路用于驱动所述第一功率器件，所述第二子驱动电路用于驱动所述第二功率器件；

所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供充放电通路。

2.根据权利要求1所述的电路，其特征在于，

所述第一功率器件包括第一P型晶体管Q1，所述第二功率器件包括第一N型晶体管Q2；

所述第一P型晶体管Q1的栅极连接于所述第一子驱动电路的输出端，所述第一N型晶体管Q2的栅极连接于所述第二子驱动电路的输出端，所述第一P型晶体管Q1和第一N型晶体管Q2的漏极相连，形成所述功率器件的输出端。

3.根据权利要求2所述的电路，其特征在于，所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供充放电通路，包括：

所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供从电源至所述功率器件的输出端的充电通路；和/或

所述前馈电路用于在所述第一功率器件和第二功率器件关断时为所述驱动电路提供从所述功率器件的输出端至地的放电通路。

4.根据权利要求3所述的电路，其特征在于，所述前馈电路包括：

第二P型晶体管Q3、第二N型晶体管Q4、第一前馈逻辑支路和第二前馈逻辑支路；

其中，所述第二P型晶体管Q3的栅极连接于所述第一前馈逻辑支路的输出端，所述第二N型晶体管Q4的栅极连接于所述第二前馈逻辑支路的输出端，所述第二P型晶体管Q3和第二N型晶体管Q4的漏极相连，并经第一电阻R1连接于所述第一P型晶体管Q1和第一N型晶体管Q2的漏极；

所述第一前馈逻辑支路的输入端分别连接于驱动电路的输入端和第一子驱动电路的第一中间节点，所述第二前馈逻辑支路的输入端分别连接于驱动电路的输入端和第二子驱动电路的第二中间节点，其中，所述第一中间节点的逻辑电平与所述第一P型晶体管Q1的栅极逻辑电平相同，所述第二中间节点的逻辑电平与所述第一N型晶体管Q2的栅极逻辑电平相同。

5.根据权利要求4所述的电路，其特征在于，

所述第一前馈逻辑支路包括串联连接的第二与非门、第五反相器和第六反相器，所述第二与非门的第一输入端连接于所述驱动电路的输入端，第二输入端连接于所述第一中间节点，所述第二与非门的输出端连接于所述第五反相器的输入端，所述第五反相器和第六反相器串联连接，所述第六反相器的输出端连接于所述第二P型晶体管Q3的栅极；

所述第二前馈逻辑支路包括串联连接的第二或非门、第七反相器和第八反相器，所述第二或非门的第一输入端连接于所述驱动电路的输入端，第二输入端连接于所述第二中间节点，所述第二或非门的输出端连接于所述第七反相器的输入端，所述第七反相器和第八反相器串联连接，所述第八反相器的输出端连接于所述第二N型晶体管Q4的栅极。

6.根据权利要求4所述的电路，其特征在于，所述第二P型晶体管Q3的器件尺寸小于第一P型晶体管Q1的器件尺寸，第二N型晶体管Q4的器件尺寸小于第一N型晶体管Q2的器件尺寸，以使所述第一P型晶体管Q1和所述第二N型晶体管Q4构成的导电通路中的串通电流，与所述第一P型晶体管Q1和所述第一N型晶体管Q2构成的导电通路中的串通电流的比值大于等于第一阈值且小于等于第二阈值；或者

所述第二P型晶体管Q3和所述第一N型晶体管Q2构成的导电通路中的串通电流，与所述第一P型晶体管Q1和所述第一N型晶体管Q2构成的导电通路中的串通电流的比值大于等于第一阈值且小于等于第二阈值。

7.根据权利要求6所述的电路，其特征在于，

所述第一阈值为0.1，所述第二阈值为0.2。

8.根据权利要求3所述的电路，其特征在于，

所述第一子驱动电路包括第一反相器链，所述第二子驱动电路包括第二反相器链；

所述第一反相器链和第二反相器链均具有非对称结构。

9.根据权利要求8所述的电路，其特征在于，所述第一反相器链和第二反相器链均具有非对称结构，包括：

在所述反相器链的每一级中，与驱动信号对应的晶体管与另一个晶体管的器件尺寸比大于等于第三阈值且小于等于第四阈值。

10.根据权利要求9所述的电路，其特征在于，

所述第三阈值为3，所述第四阈值为5。

11.根据权利要求9所述的电路，其特征在于，所述与驱动信号对应的晶体管包括：

在所述第一反相器链驱动所述第一P型晶体管Q1，所述第一反相器链中第一级反相器的驱动信号为低电平信号时，所述第一反相器链的单数级反相器中与驱动信号对应的晶体管为该级反相器中的P型晶体管，所述第一反相器链的双数级反相器中与驱动信号对应的晶体管为该级反相器中的N型晶体管；

在所述第二反相器链驱动所述第一N型晶体管Q2，所述第二反相器链中第一级反相器的驱动信号为高电平信号时，所述第二反相器链的单数级反相器中与驱动信号对应的晶体管为该级反相器中的N型晶体管，所述第二反相器链的双数级反相器中与驱动信号对应的晶体管为该级反相器中的P型晶体管。

12.根据权利要求3所述的电路，其特征在于，

所述第一子驱动电路还包括第一反馈电路，所述第二子驱动电路还包括第二反馈电路；

其中，所述第一反馈电路的输入端连接于所述第一P型晶体管Q1的漏极，输出端连接于所述第一子驱动电路的第二输入端，所述第二反馈电路的输入端连接于所述第一N型晶体管Q2的漏极，输出端连接于所述第二子驱动电路的第二输入端，所述第一子驱动电路和第二子驱动电路的第一输入端均连接于所述驱动电路的输入端。

13.根据权利要求12所述的电路，其特征在于，

所述第一子驱动电路还包括第一与非门，所述第二子驱动电路还包括第一或非门；

其中，所述第一与非门的第一输入端连接于所述第一子驱动电路的第一输入端，所述第一与非门的第二输入端连接于所述第一子驱动电路的第二输入端，所述第一或非门的第一输入端连接于所述第二子驱动电路的第一输入端，所述第一或非门的第二输入端连接于所述第二驱动电路的第二输入端。

14.一种电路的工作方法，其特征在于，所述方法应用于如权利要求1-13中任一项所述的驱动电路，所述方法包括：

当所述驱动电路的第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态，且所述驱动电路的输入端的初始状态为低电平时，通过所述第二前馈逻辑支路使所述第二N型晶体管Q4导通，以在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时为所述驱动电路提供自所述功率器件的输出端至地的放电通路；

当所述驱动电路的输入端由低电平转换为高电平时，通过所述第一子驱动电路使所述第一P型晶体管Q1导通，通过所述第二前馈逻辑支路使所述第二N型晶体管Q4关断，并通过所述第二子驱动电路和第一前馈逻辑支路分别使所述第一N型晶体管Q2和第二P型晶体管Q3保持关断，以使所述驱动电路在的输入端由低电平转换为高电平时通过所述第一P型晶体管Q1提供高电平驱动信号，并通过所述第一子驱动电路使所述第一P型晶体管Q1在导通第一时间段后关断；

当所述驱动电路的第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态，且所述驱动电路的输入端的初始状态为高电平时，通过所述第一前馈逻辑支路使所述第二P型晶体管Q3导通，以在所述第一P型晶体管Q1和第一N型晶体管Q2均处于关断状态时为所述驱动电路提供自电源至所述功率器件的输出端的充电通路；

当所述驱动电路的输入端由高电平转换为低电平时，通过所述第二子驱动电路使所述第一N型晶体管Q2导通，通过所述第一前馈逻辑支路使所述第二P型晶体管Q3关断，并通过所述第一子驱动电路和第二前馈逻辑支路分别使所述第一P型晶体管Q1和第二N型晶体管Q4保持关断，以使所述驱动电路在的输入端由高电平转换为低电平时通过所述第一N型晶体管Q2提供低电平驱动信号，并通过所述第二子驱动电路使所述第一N型晶体管Q2在导通第二时间段后关断。

15.一种双有源桥变换电路，其特征在于，包括：

双有源桥变换器和驱动电路；

其中，所述驱动电路为权利要求1-13中任一项所述的驱动电路。

16.一种电子装置，其特征在于，包括：

如权利要求1-13中任一项所述的驱动电路。

17.一种电子装置，其特征在于，包括：

如权利要求15所述的双有源桥变换电路。

18.一种芯片，其特征在于，

所述芯片包括如权利要求1-13中任一项所述的驱动电路。

19.一种芯片，其特征在于，

所述芯片包括如权利要求15所述的双有源桥变换电路。

Images