CN115602613A - 用于制造半导体结构的方法 - Google Patents

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黄心岩
罗廷亚
李劭宽
邓志霖
李承晋
眭晓林
张孝慷
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Abstract

一种用于制造一半导体结构的方法，包括于一介电结构中形成沟槽，其个别由所述介电结构的侧表面界定；在所述侧表面上形成间隔层；将一导电材料填入所述沟槽中以形成导电特征件；将一阻挡层选择性地沉积于所述介电结构上；将一电介质材料选择性地沉积在所述导电特征件上以形成一覆盖层；移除所述阻挡层及所述介电结构以形成凹槽；将牺牲材料填入所述凹槽中；形成一维持层以覆盖所述牺牲特征件；移除所述牺牲特征件以获得形成由所述维持层及所述间隔层所围束的气隙的所述半导体结构。

Description

用于制造半导体结构的方法
技术领域
本揭露内容实施例涉及一种半导体结构及其制造方法，特别是有关于具有气隙的半导体结构及用于制造该结构的方法。
背景技术
诸如晶体管、二极管、电阻器、电容器等的各种电子组件的集成度借由持续缩小最小特征尺寸而于半导体产业中持续改良。随着特征尺寸减小，金属特征件之间的距离也持续地减小。随着金属特征件之间的距离减少，金属特征件之间所产生的寄生电容增加，导致集成芯片较高的功耗和较大的电阻-电容(RC)时间延迟。为改善效能并降低金属特征件之间的寄生电容，使用具有低介电(k)值的材料。举例而言，使用诸如氧化硅或其他低k介电质的电介质材料。此等电介质材料具有范围从约2.5至4的k值。然而，此等电介质材料遇到许多阻止介电常数进一步改良的处理问题。
在半导体装置中使用气隙以强化金属特征件的隔离于半导体制造技艺是已知。因为空气具有最低k值(k＝1)，日益增长的趋势已将气隙并入半导体装置中以隔离金属特征件并降低线间电容和RC时间延迟。
发明内容
根据本揭露内容的一实施例，是特地提出一种用于制造一半导体结构的方法，其包含制备一介电结构，其形成有个别由该介电结构的侧表面界定的沟槽；在该介电结构的所述侧表面上形成间隔层；将一导电材料填入所述沟槽中以形成导电特征件；将一阻挡层选择性地沉积于该介电结构上，而使得所述导电特征件从该阻挡层暴露出来；将一电介质材料选择性地沉积在所述暴露出来的导电特征件上以形成一覆盖层，使得所述导电特征件被该覆盖层及所述间隔层覆盖；移除该阻挡层及该介电结构以形成由所述间隔层所界定的多个凹槽；将一牺牲材料填入所述凹槽中，以便形成牺牲特征件；形成一维持层以覆盖所述牺牲特征件；以及移除所述牺牲特征件以形成由该维持层与所述间隔层所围束的气隙。
根据本揭露内容的另一实施例，是特地提出一种用于制造一半导体结构的方法，其包含在一基板上形成一互连层；在一介电结构上形成多个沟槽，所述沟槽借由该介电结构的侧表面个别界定；在该介电结构的所述侧表面上形成间隔层；将一导电材料填入所述沟槽中以形成导电特征件；将一阻挡层选择性地沉积于该介电结构上，而使得所述导电特征件从该阻挡层暴露出来；将一电介质材料选择性地沉积在所述暴露出来的导电特征件上以形成一覆盖层，使得所述导电特征件被该覆盖层及所述间隔层覆盖；移除该阻挡层及该介电结构以形成由所述间隔层所界定的多个凹槽；将一牺牲材料填入所述凹槽中，以便形成牺牲特征件；形成一多孔性维持层以覆盖所述牺牲特征件；以及移除所述牺牲特征件以形成由该维持层与所述间隔层所围束的气隙。
根据本揭露内容的又一实施例，是特地提出一种半导体结构，其包含一基板、一互连层、多个导电特征件、多个间隔层以及一多孔性维持层。该基板包括至少一导电组件。该互连层是放置于该基板上，且包括与该至少一导电组件接触的至少一互连件。所述导电特征件彼此间隔开且至少一所述导电特征件与该至少一互连件接触。所述间隔层侧向覆盖所述导电特征件，以形成由所述间隔层界定的多个气隙。该多孔性维持层是放置于所述导电特征件上并且覆盖所述间隔层及所述气隙。
附图说明
本揭露内容的态样是自以下详细描述结合附图阅读时而被最佳地理解。要注意的是，依据业界标准作法，各种特征并非按照比例绘制。事实上，各种特征的尺寸可为了清楚论述而任意地被增大或减小。
图1是一流程图，说明根据一些实施例的一种用于制造具有气隙的一半导体结构的方法。
图2至图15说明显示如图1中所描绘的用于制造具有气隙的一半导体结构的方法的中间阶段的示意图。
图16至图21说明显示用于进一步加工根据一些实施例制造的具有气隙的半导体结构的额外阶段的示意图。
图22是一流程图，说明根据一些实施例的一种用于制造具有气隙的一半导体结构的方法。
图23至图36说明显示如图22中所描绘的用于制造具有气隙的一半导体结构的方法的中间阶段的示意图。
图37至图42说明显示用于进一步加工根据一些实施例制造的具有气隙的半导体结构的额外阶段的示意图。
图43至图50说明显示根据一些实施例的一种用于在一半导体结构中形成气隙的方法的中间阶段的示意图。
具体实施方式
较佳实施例的详细说明
以下揭露内容提供许多不同实施例或范例，用于实现本揭露内容的不同特征。以下描述组件及其配置的特定实施例以简化本揭露内容。当然，这些仅为范例且非意欲作为限制。举例来说，在以下描述中，一第一特征件形成于一第二特征件之上或上方，即表示其可能包含上述第一特征件与上述第二特征件是直接接触的实施例，亦可能包含了有附加特征件形成于上述第一特征件与上述第二特征件之间，而使上述第一特征件与第二特征件可未直接接触的实施例。此外，本揭露内容可于各种范例中重复参考编号和/或字母。此重复是为求简单明确，并非其本身代表所讨论的各种实施例及/或配置之间的关系。
此外，在此可使用空间相对术语，例如「在...上」、「在....上方」、「向下地」及类似术语，以便于描述附图中阐明的一个组件或特征件与另一个(些)组件或特征件之间的关系。除附图中所描绘的方位外，空间相对术语意欲囊括器件在使用或操作中的不同的方位。器件可以其他方式被定向(旋转90度或其他方位)，此处所使用的空间相对术语可同样相应地进行解释。
图1说明根据一些实施例的一种用于制造具有气隙的一半导体结构的方法100。图2至图15说明一半导体结构200在图1的方法100的各阶段期间的示意图。方法100与半导体结构200将在下面统一描述。然而，亦可于此方法100之前、之后或期间提供额外的步骤，且此处所述的某些步骤亦可被其他步骤所取代，或者被省略。相似地，半导体结构200中可存在进一步的另外特征件，及/或存在的特征件于另外实施例中可被取代或省略。
参考图1，方法100开始于方块102，在此制备一图案化层合物。参考图2至图4所说明的范例，一图案化层合物20制备在一基板10上。明确地说，参考图2，在形成于基板10上的一互连层21上依序沉积一蚀刻停止层221、一介电层222，及一掩模层223(例如，一硬掩模层)。参考图2及图3，使掩模层223图案化以形成一图案化掩模层226。参考图3及图4，使介电层222及蚀刻停止层221经图案化掩模层226依序蚀刻，以个别形成一图案化介电层225及一图案化蚀刻停止层224。图案化层合物20包括设置于基板10上的互连层21以及设置于互连层21上的一介电结构22。介电结构22形成有分别由介电结构22的侧表面所界定的沟槽227，并且包含设置于互连层21上的图案化蚀刻停止层224、设置于图案化蚀刻停止层224上的图案化介电层225，以及设置于图案化介电层225上的图案化掩模层226。
蚀刻停止层221、介电层222以及掩模层223的沉积可借由一适合沉积方法实施，其是独立地选自物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemicalvapor deposition，CVD)、等离子体增强化学气相沉积(plasma-enhanced chemical vapordeposition，PECVD)、原子层沉积(atomic layer deposition，ALD)、等离子体增强原子层沉积(plasma-enhanced atomic layer deposition，PEALD)等，或其等的组合，但不限于此。
用于形成图案化掩模层226的图案化可使用半导体制造领域的技术人员所知的微影及光阻显影技术实施。举例而言，图案化掩模层226可由掩模层223借由193nm浸润式微影或极紫外光(EUV)微影形成。然后，形成于图案化掩模层226中的图案借由一蚀刻处理(例如：湿蚀刻)转移至介电层222及蚀刻停止层221，以形成介电结构22。
在一些实施例中，基板10可为一半导体基板，例如，一元素半导体或一化合物半导体。一元素半导体是由元素周期表的IV族中的诸如硅(Si)或锗(Ge)的单种原子组成。一化合物半导体是由二或更多个元素组成，诸如，碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)，或类似物。该化合物半导体可具有一梯度特征，其中在该化合物半导体中其组成从一位置的一比例改变为另一位置的另一比例。该化合物半导体可形成于一硅基板上。该化合物半导体可为受应变(strained)。在一些实施例中，基板10可包含一多层的化合物半导体结构。或者，基板10可包含一非半导体材料，诸如，玻璃、熔融石英，或氟化钙。再者，在一些实施例中，基板10可为一绝缘层上半导体(semiconductor on insulator，SOI)(例如，绝缘层上硅锗(silicon germanium on insulator，SGOI))。一般而言，一SOI基板包含一层半导体材料，诸如，磊晶硅(Si)、锗(Ge)，硅锗(SiGe)，或其等的组合。该基板可掺杂一p型掺质，诸如，硼(B)、铝(Al)、镓(Ga)，或类似物，或另外可掺杂如本技术领域中已知的一n型掺质。在一些实施例中，基底10可包括一经掺杂的磊晶层。浅沟槽隔离(shallow trenchisolation，STI)区(未示出)可形成于基板10中，以隔离有源区(一有源区于图2中以数字11示意地显示)，诸如，基板10中一集成电路装置(未示出)的源极区或漏极区。在一些实施例中，基于实际应用，该集成电路装置可包括互补金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管、平面或垂直多栅极晶体管(例如，FinFET装置)、环绕式栅极(gate-all-around，GAA)装置、电阻器、电容器、二极管、晶体管(例如，场效晶体管(field-effect transistors，FET))、互连件等。此外，可形成延伸进入基板10的贯穿连通柱(未显示)以电连接位于基板10两相对侧的特征件。
在一些实施例中，互连层21包括一互连件211(例如，一导电连通柱)，其电连接至有源区11。互连层21可由一电介质材料制成，诸如，氧化硅、SiOC基材料(例如，SiOCH)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、未掺杂的硅酸盐玻璃(undopedsilicate glass，USG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、高密度等离子体(high-density plasma，HDP)氧化物、等离子体增强正硅酸乙酯(plasma-enhancedTEOS，PETEOS)、氟掺杂氧化硅、碳掺杂氧化硅、多孔氧化硅、多孔碳掺杂氧化硅、有机聚合物，或聚硅氧基聚合物。在一些实施例中，氧化硅可由正硅酸乙酯(tetraethylorthosilicate，TEOS)所形成。互连层21可借由半导体制造领域的技术人员所知的一适合沉积方法形成于基板10上，例如，ALD、CVD、PVD，或其等的组合。
适用于形成蚀刻停止层221的材料包括，例如，铝化合物(例如，氮化铝、氮氧化铝、氧化铝等)、硅化合物(例如，碳氧化硅、碳氮化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅等)，或其等的组合，但不限于此。该蚀刻停止层可具有范围从
Figure BDA0003454188350000061
至
Figure BDA0003454188350000062
的一厚度。
适用于形成介电层222的材料包括，例如，硅基化合物，诸如，氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、其他低k介电质(例如：多孔SiOC)，及其等的组合，但不限于此。
适用于形成掩模层223的材料包含，例如，氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、钴、钌、钨、氮化钛、氧化锆、氧化铝、氧化钇、氮氧化铝、氧化铪、氧化铪锆、氧化铪硅、氮氧化铪硅、氧化锆硅、氧化铪锆硅、氧化铪铝、氮化铪铝、氧化锆铝、氧化镱，及其等的组合，但不限于此。
方法100随后进入至方块104。在此形成一沉积层以覆盖该图案化层合物。参考图5说明的范例，使图案化层合物20于其上沉积一第一低k电介质材料，以保形地形成覆盖图案化层合物20的一沉积层30(例如，一保形沉积层)。沉积可借由半导体制造领域的技术人员所知的一适合沉积方法实施，例如，PVD、CVD、PECVD、ALD、PEALD等，或其等的组合，但不限于此。举例来说，该沉积可借由ALD在范围从50℃至400℃的一温度实施。适于形成沉积层30的该第一低k电介质材料的范例包括，例如，铝化合物(例如，氮化铝、氮氧化铝、氧化铝等)、硅化合物(例如，碳氧化硅、氮碳化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅等)，或其等的组合，但不限于此。选用于形成沉积层30的该第一低k电介质材料是与选用于形成蚀刻停止层221的材料不同。例如，该铝化合物用于形成沉积层30，而该硅化合物用于形成蚀刻停止层221。沉积层30可具有范围从
Figure BDA0003454188350000063
至
Figure BDA0003454188350000064
Figure BDA0003454188350000065
的一厚度。
方法100随后进入至方块106，在此形成多个间隔层。参考图6说明的范例，使如图5所示的形成有沉积层30的图案化层合物20接受非等向性蚀刻，以蚀刻掉沉积层30的水平部分，以便在介电结构22的侧表面上形成多个间隔层31。该非等向性蚀刻可借由半导体制造领域的技术人员所知的一适合非等向性蚀刻处理而实施，诸如，干式垂直非等向性蚀刻，但不限于此。
方法100随后进行至方块108，在此将一导电材料填入所述沟槽中以形成导电特征件。参考图6及图7中所说明的实例，一导电材料填入沟槽227中且填充于间隔层31上方，以形成多个导电特征件40，诸如，导电线。
该导电材料可为，例如，铜(Cu)、铝(Al)、金(Au)、银(Ag)、钨(W)、钴(Co)、钌(Ru)、钼(Mo)、铬(Cr)、锰(Mn)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pd)、铂(Pt)或其合金。该导电材料可以具有不同组成的多个层提供，且可借由半导体制造领域的技术人员所知的一适合方法填充至沟槽227中，诸如，无电电镀、电镀、溅镀沉积，或CVD，但不限于此。
虽然该导电材料可为如上所述的一适合金属或其合金，但本揭露内容的方法尤其适于使用铜(Cu)。铜的无电电镀通常包括形成一晶种层，随后进行一自催化铜沉积。用于该晶种层的材料的实例包含铜(Cu)、镍(Ni)、金(Au)、银(Ag)、钯(Pd)、铱(Ir)、镍钯金(NiPdAu)，及镍金(NiAu)，但不限于此。该晶种层可借由半导体制造领域的技术人员所知的一适合方法形成，诸如，无电沉积、溅镀，或化学气相沉积，但不限于此。在将铜或类似物填入沟槽227中之前，沟槽227可衬垫一阻障层401以避免电迁移。用于阻障层401的材质的范例包括钌(Ru)、锰(Mn)、钴(Co)、铬(Cr)、氮化钛(TiN)、钨化钛(TiW)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)，及其等的组合。阻障层401可借由一适合方法沉积，诸如，CVD。
方法100随后进行至方块110，在此所述导电特征件接受平坦化。参考图7和图8中所说明的范例，导电特征件40接受诸如CMP的平坦化，以使介电结构22的图案化介电层225暴露出来并且具有与导电特征件40的顶表面实质上水平齐平的一顶表面。
方法100随后进行至方块112，在此一阻挡层选择性沉积于所述间隔层及该介电结构上。参考图9所说明的范例，一阻挡层50选择性地沉积于间隔层31和介电结构22上，且具体地是沉积于间隔层31和介电结构22的图案化介电层225上，以使得导电特征件40从阻挡层50暴露出的来。
阻挡层50选择性沉积于间隔层31以及介电结构22的图案化介电层225上可借由半导体制造技术领域中具有通常知识者所熟知的一适合沉积方法实施，例如，CVD、ALD、旋涂式沉积、浸渍沉积、自由基反应沉积等，或其等的组合，但不限于此。间隔层31和图案化介电层225的顶表面可选择性地接受一等离子体处理，以使其上的选择性沉积阻挡层50达优化。阻挡层50具有范围从
Figure BDA0003454188350000081
至
Figure BDA0003454188350000082
的一厚度。
阻挡层50是由选自于丁基三乙氧基硅烷、环己基三甲氧基硅烷、环戊基三甲氧基硅烷、十二烷基三乙氧基硅烷、十二烷基三甲氧基硅烷、癸基三乙氧基硅烷、二甲氧基(甲基)正辛基硅烷、三乙氧基乙基硅烷、乙基三甲氧基硅烷、己基三甲氧基硅烷、己基三乙氧基硅烷、十六烷基三甲氧基硅烷、十六烷基三乙氧基硅烷、三乙氧基甲基硅烷、三甲氧基(甲基)硅烷、甲氧基(二甲基)十八烷基硅烷、甲氧基(二甲基)正辛基硅烷、十八烷基三乙氧基硅烷、三乙氧基正辛基硅烷、十八烷基三甲氧基硅烷、三甲氧基(丙基)硅烷、三甲氧基正辛基硅烷、三乙氧基(丙基)硅烷、甲烷、乙烷、丙烷、丁烷、戊烷、己烷、庚烷、辛烷、壬烷、癸烷、十一烷、十二烷、十五烷、十六烷，及其等的组合的一化合物制成。此等化合物具有含有硅(Si)或碳(C)的一头部基，且此头部基被用为选择地接合至间隔层31和图案化介电层225的顶表面的一锚。
方法100随后进行至方块114，在此一电介质材料选择性地沉积于所述暴露出来的导电特征件上。参考图10中所说明的范例，一电介质材料选择性地沉积于暴露出来的导电特征件40上以形成一覆盖层60，以使导电特征件40由覆盖层60及间隔层31覆盖。具体而言，阻挡层50选择性地沉积在间隔层31和图案化介电层225的顶表面上，且作为一抑制剂以降低电介质材料在间隔层31和图案化介电层225上的沉积速率，使其低于电介质材料在暴露出来的导电特征件40上的沉积速率。因此，该电介质材料可选择性地沉积于暴露出来的导电特征件40上以形成覆盖层60。
该电介质材料可借由半导体制造技术领域中具有通常知识者所熟知的一适合方法，诸如ALD、CVD等，或此等的组合，选择性地沉积于导电特征件40上，以形成覆盖层60。适于形成覆盖层60的一材料的范例包括，例如，氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氧化铝、氧化铪、氧化锆、氧化钪、氧化锡、氧化钛、氧化锌、氧化钇，以及其等的组合，但不限于此。因而形成的覆盖层60可具有范围从
Figure BDA0003454188350000091
至
Figure BDA0003454188350000092
的一厚度。
方法100随后进行至方块116，在此形成多个凹槽。参考图10及图11中所说明的范例，移除阻挡层50和介电结构22以形成由间隔层31界定的多个凹槽70。具体而言，阻挡层50、图案化介电层225，以及图案化蚀刻停止层224借由半导体制造技术领域中具有通常知识者所熟知的一适合蚀刻方法蚀刻掉，例如，等向性干式或湿式蚀刻方法，以形成借由间隔层31界定的凹槽70。
方法100随后进行至方块118，在此形成多个牺牲特征件。参考图12及图13中所说明的实例，多个牺牲特征件80形成于凹槽70中，以使得每一牺牲特征件80具有小于每一导电特征件40的一高度的一预定高度。具体而言，可借由将一热可降解材料81填入凹槽70中，以及使该热可降解材料81接受例如非等向性蚀刻直至各自具有该预定高度的每一牺牲特征件80形成于凹槽70中，来实施牺牲特征件80的形成。热可降解材料81可借由半导体制造技术领域中具有通常知识者所熟知的一适合方法填充于凹槽70中，例如，ALD、CVD、分子层沉积(molecular layer deposition，MLD)、PECVD、PEALD、旋涂式沉积等，或此等的组合。热可降解材料81的沉积厚度范围可从
Figure BDA0003454188350000093
至
Figure BDA0003454188350000094
在一些实施例中，热可降解材料81是由碳、氧、氮及氢组成的一聚合物材料。在一些实施例中，热可降解材料81是可在低于400℃的一温度热分解的一聚合物材料。在一些实施例中，热可降解材料81是一牺牲聚合物，其实例包括聚脲、聚乳酸、聚己内酯、聚甲基丙烯酸甲酯、聚环氧乙烷、及其等的组合，但不限于此。非等向性蚀刻可为半导体制造技术领域中具有通常知识者所熟知的一适合非等向性蚀刻，例如，非等向性干式蚀刻，但不限于此。牺牲特征件80的预定高度可借由，例如，调整用于非等向性蚀刻的蚀刻时间来控制。在一些实施例中，每一牺牲特征件80的预定高度与每一导电特征件40的高度的比例控制在从50％至90％的范围。在一些实施例中，牺牲特征件80的预定高度范围从
Figure BDA0003454188350000101
至
Figure BDA0003454188350000102
方法100随后进行至方块120，在此形成一维持层。参考图14所说明的实例，借由一低温沉积方法将一第二低k电介质材料沉积于覆盖层60、间隔层31及牺牲特征件80上以形成一维持层90，其是多孔性且覆盖牺牲特征件80。用于形成维持层90的沉积可借由半导体制造技术领域中具有通常知识者所熟知的一适合沉积方法来实施，例如，PVD、CVD、ALD、PECVD、PEALD等，或此等的组合，但不限于此。举例而言，沉积可借由ALD在范围从50℃至400℃的一温度实施。适于形成维持层90的该第二低k电介质材料为一多孔硅基材料，其范例包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅，以及其等的组合，但不限于此。维持层90具有范围从
Figure BDA0003454188350000103
至
Figure BDA0003454188350000104
的一厚度。当维持层90的厚度小于
Figure BDA0003454188350000105
时，其后形成的气隙结构会崩陷。当维持层90的厚度大于
Figure BDA0003454188350000106
时，牺牲特征件80将无法有效地移除。
方法100随后进行至方块122，在此移除牺牲特征件。参考图14及图15中所说明的实例，移除牺牲特征件80，以便获得具有由维持层90、间隔层31及互连层21围束的气隙91的半导体结构200。在根据本揭露内容的一些实施例中，牺牲特征件80可借由一热处理、一紫外线处理或此等的组合移除。在一些实施例中，牺牲特征件80可借由在范围从300℃至400℃的一温度下历时范围从10秒至10分钟的一热处理，以使牺牲特征件80汽化并经由维持层90除气而移除。当热处理的温度低于300℃时，牺牲特征件80将无法有效地移除。当该热处理的温度高于400℃时，将与后段制程(back end of line，BEOL)不相容。此外，当用于该热处理的时间小于10秒时，牺牲特征件80将无法有效地移除。当该热处理的时间大于10分钟时，诸如导电特征件40的金属线的完整性可能受冲击。在一些实施例中，牺牲特征件80可借由在范围从10mJ/cm2至100mJ/cm2的一紫外线曝光能量密度下历时10秒至10分钟范围的一紫外线处理来移除。当该紫外线曝光能量密度小于10mJ/cm2时，牺牲特征件80将无法有效地移除。当该紫外线曝光能量密度大于100mJ/cm2时，诸如导电特征件40金属线的完整性可能受冲击。因而于半导体结构200中形成的每一气隙91具有小于每一导电特征件40的高度的一高度。在某些实施例中，每一气隙91的高度与每一导电特征件40的高度的比例范围从50％至90％，且每一气隙91具有范围从
Figure BDA0003454188350000111
至
Figure BDA0003454188350000112
的一高度。
参考图15中所说明的范例，在一些实施例中的半导体结构200包括放置于基板10上的互连层21、多个导电特征件40、多个间隔层31，以及维持层90。互连层21包括互连件211(例如：导电连通柱)，其电连接至基板10的有源区11。导电特征件40自互连层21向上延伸且彼此间隔开。导电特征件40的一者电连接至互连件211。间隔层31沿着导电特征件40从互连层21向上延伸，以侧向覆盖导电特征件40，借以界定多个气隙91。维持层90是设置于导电特征件40上并覆盖间隔层31及气隙91。半导体结构200进一步包括覆盖层60，其设置于导电特征件40上且被维持层90覆盖。维持层90提供良好机械强度以防止气隙91受损。维持层90包含多个突部92，其个别向下延伸以覆盖气隙91，如此每一气隙91具有小于每一导电特征件40的高度的一高度，其范围从
Figure BDA0003454188350000113
至
Figure BDA0003454188350000114
在某些实施例中，每一气隙91的高度与每一导电特征件40的高度的比例范围从50％至90％。
参考图16及图17中所说明的实例，一介电性间隙填充材料可借由半导体制造技术领域中具有通常知识者所熟知的一适合沉积方法进一步沉积于维持层90上，诸如PVD、CVD、ALD、PECVD、PEALD等，或其等的组合，以形成具有一实质上平坦的顶表面且覆盖维持层90的一盖层93。盖层93具有范围从
Figure BDA0003454188350000115
至
Figure BDA0003454188350000116
的一厚度。该介电性间隙填充材料的范例包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、氮碳氧化硅、具有范围从约2.0至3.6的一k值的其它低k电介质材料(例如，SiCHO，其是含硅(Si)、碳(C)、氧(O)以及氢(H)原子的一电介质材料)，以及此等的组合，但不限于此。该介电性间隙填充材料可具有范围从约0.1％至40％的一孔隙度。其后，形成有盖层93的半导体结构200可接受半导体制造技术领域中具有通常知识者所熟知的一适合平坦化方法，诸如，CMP，移除一部分盖层93、一部分维持层90，以及覆盖层60，使得半导体结构200形成有一大致平坦的顶表面，且不同组件大致上水平地齐平，并且使导电特征件40暴露出来。
参考图18，随后可使用诸如一有机钴化合物的一有机金属化合物作为前驱物，借由诸如CVD的一适合选择性沉积方法，将诸如一钴覆盖层的一金属覆盖层94选择性地沉积于导电特征件40上。另一蚀刻停止层95、另一介电层96，以及另一掩模层97接着依序沉积于半导体结构200的顶表面上。另一蚀刻停止层95、另一介电层96以及另一掩模层97的沉积可以借由独立地选自PVD、CVD、PECVD、ALD、PEALD等，或其等的组合的一适合沉积方法来实施，但不限于此。
另一蚀刻停止层95用以提供与另一蚀刻停止层95的良好黏着性。适于形成另一蚀刻停止层95的材料包含，例如，铝化合物(例如，氮化铝、氮氧化铝、氧化铝等)、硅化合物(例如，碳氧化硅、氮碳化硅、氮化硅、碳氮氧化硅、氧化硅、碳化硅、氮氧化硅等)、其他低k介电质，以及此等的组合，但不限于此。另一蚀刻停止层95可具有范围从
Figure BDA0003454188350000121
至
Figure BDA0003454188350000122
的一厚度。
适用于形成另一介电层96的材料包括，例如，硅基化合物，诸如，氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅，及其等的组合，但不限于此。
适用于形成另一掩模层97的材料包括，例如，氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、钴、钌、钨、氮化钛、氧化锆、氧化铝、氧化钇、氮氧化铝、氧化铪、氧化铪锆、氧化铪硅、氮氧化铪硅、氧化锆硅、氧化铪锆硅、氧化铪铝、氮化铪铝、氧化锆铝、氧化镱，以及此等的组合，但不限于此。
参考图19，另一掩模层97使用半导体制造技术领域中具有通常知识者所熟知的光刻法及光阻剂显影技术图案化。举例来说，另一掩模层97可由193nm浸润式微影或极紫外线(extreme ultraviolet，EUV)微影图案化。另一介电层96以及另一蚀刻停止层95随后借由通过该图案化的另一掩模层97的图案开口的一蚀刻处理(例如，湿蚀刻)依序蚀刻，以暴露出至少一导电特征件40。
参考图20，至少一另一导电特征件98(例如，一连通柱)形成而电连接至至少一导电特征件40。关于形成至少一另一导电特征件98的细节与关于上文参考图7所述的形成导电特征件40的细节相同或类似。此外，类似于参考图7所描述，在将铜或类似物填入另一介电层96的凹槽之前，凹槽可衬有防止电迁移的一阻障层981。
参考图21，使至少一另一导电特征件98接受诸如CMP的平坦化，以使另一介电层96暴露出来。然后可借由诸如CVD的一适合的选择性沉积方法，使用诸如一有机钴化合物的一有机金属化合物作为前驱物，将诸如一钴覆盖层的另一金属覆盖层99选择性地沉积于至少一另一导电特征件98上。
图22说明根据一些实施例的一种用于制造具有气隙的一半导体结构的方法300。图23至图36说明一半导体结构400在图22中所描绘的方法的各阶段期间的示意图。方法300与半导体结构400将在下面统一描述。然而，亦可于方法300之前、之后或期间提供额外的步骤，且此处所述的某些步骤亦可被其他步骤所取代，或者被省略。相似地，半导体结构400中可具有进一步的另外特征件，及/或存在的特征件于另外实施例中可被取代或省略。
请参考图22，方法300由方块302开始，在此制备一图案化层合物。参考图23至图25所说明的范例，在一基板10上制备一图案化层合物20。关于制备图案化层合物20的细节与以上参考图2至图4所述细节相同或类似。
方法300随后进行至方块304，在此形成一沉积层以覆盖该图案化层合物。参考图26所说明的范例，图案化层合物20于其上沉积一第一低k电介质材料，以保形地形成覆盖图案化层合物20的一沉积层30(例如，一保形沉积层)。关于保形形成沉积层30的细节与以上参考图5所描述的细节相同或类似。
方法300随后进入至方块306，在此形成多个间隔层。参考图27所说明的范例，如图26所示的形成有沉积层30的图案化层合物20接受非等向性蚀刻，以蚀刻沉积层30的水平部分，以便在介电结构22的侧表面上形成复数间隔层31。关于形成间隔层31的细节是与如上参考图6描述的细节相同或相似。
方法300随后进行至方块308，在此将一导电材料填入沟槽中以形成导电特征件。参阅图27及图28中所说明的实例，一导电材料填入沟槽227中且填充于间隔层31上，以形成多个导电特征件40，诸如，导电线。关于形成导电特征件40的细节与以上参阅图6和7所描述的细节相同或类似。
方法300随后进行至方块310，在此所述导电特征件接受平坦化。参考图28和图29中所说明的范例，导电特征件40接受诸如CMP的平坦化，以使介电结构22的图案化介电层225暴露出来并且具有与导电特征件40的顶表面实质上水平齐平的一顶表面。
方法300随后进行至方块312，在此一阻挡层选择性地沉积于所述间隔层及该介电结构上。参考图30所说明的范例，一阻挡层50选择性地沉积于间隔层31和介电结构22上，且具体地是沉积于间隔层31以及介电结构22的图案化介电层225上，以使得导电特征件40从阻挡层50暴露出来。关于选择性沉积阻挡层50的细节与以上参考图9所述的细节相同或类似。
方法300随后进行至方块314，在此将一电介质材料选择性地沉积于该暴露出来的导电特征件上。参考图31中所说明的范例，一电介质材料选择性地沉积于暴露出来的导电特征件40上以形成一覆盖层60，以便使导电特征40由覆盖层60及间隔层31覆盖。关于形成覆盖层60的细节与以上参考图10所述的细节相同或类似。
方法300随后进行至方块316，在此形成多个凹槽。参考图31和图32中说明的范例，移除阻挡层50以及介电结构22，以形成由间隔层31界定的多个凹槽70。关于形成凹槽70的细节与以上参考图10及图11所述的细节相同或类似。
方法300随后进行至方块318，在此一热可降解材料填入此等凹槽中以形成一盖层。参考图32及33中所说明的实例，一热可降解材料81填入凹槽70中并且覆盖覆盖层60，使得由热可降解材料81制成的一盖层82形成于凹槽70中且于覆盖层60及间隔层31上。关于形成盖层82的细节与以上参考图11及图12所述的细节相同或类似。
方法300随后进行至方块320，在此形成牺牲特征件。参考图33及图34中所说明的实例，覆盖层60及盖层82是借由半导体制造技术领域中具有通常知识者所熟知的一适合平坦化方法(例如，CMP)来移除，以形成牺牲特征件80，其是由该热可降解材料制成且具有与导电特征件40及间隔层31的顶表面实质上水平齐平的顶表面。
方法300随后进行至方块322，在此形成一平坦多孔维持层。参考图35中所说明的实例，牺牲特征件80、导电特征件40，及间隔层31的顶表面接受借由一低温沉积方法沉积一第二低k电介质材料，以形成平坦且为多孔的一维持层90。关于形成维持层90的细节是与以上参考图14所述的细节相同或相似。
方法300随后进行至方块324，在此移除所述牺牲特征件。参考图35及图36中所说明的实例，移除牺牲特征件80以便获得具有由维持层90、间隔层31及互连层21围束的气隙91的半导体结构400。用于移除牺牲特征件80的方法与以上参考图14及图15所描述的方法相同或类似，且不再进一步详细描述。
于半导体结构400中因而形成的气隙91具有与导电特征件40的高度实质上相同的高度。
参考图36所说明的范例，在一些实施例中的半导体结构400包括放置在基板10上的互连层21、多个导电特征件40、多个间隔层31，及维持层90。互连层21包括互连件211(例如：导电连通柱)，其是电连接至基板10的有源区11。导电特征件40自互连层21向上延伸且彼此间隔开。一导电特征件40电连接至互连件211。间隔层31沿着导电特征件40自互连层21向上延伸以侧向覆盖导电特征件40，借以界定多个气隙91。维持层90配置为放置于导电特征件40及间隔层31上的一平坦层，以覆盖气隙91。维持层90提供良好机械强度以防止气隙91受损。形成于半导体结构400中的气隙91具有与导电特征件40的高度实质上相同的高度。
参考图37中所说明的范例，半导体结构40可借由半导体制造技术领域中具有通常知识者所熟知的光微影及光阻显影技术使维持层90进行图案化而进一步加工，以便使导电特征件40暴露出来。
参考图38所说明的实例，诸如钴覆盖层的一金属覆盖层94随后可借由诸如CVD的一适合沉积方法，使用诸如有机钴化合物的有机金属化合物作为前驱物，选择性地沉积于导电特征件40上。
参考图39中所说明的实例，另一蚀刻停止层95、另一介电层96及另一掩模层97随后依序沉积于半导体结构400的顶表面上。关于依序沉积另一蚀刻停止层95、另一介电层96及另一掩模层97的细节是与如上参考图18所描述的细节相同或相似。
参考图40，另一掩模层97使用半导体制造技术领域中具有通常知识者所熟知的光刻法及光阻剂显影技术进行图案化。用于图案化另一掩模层97的方法与以上参考图19所描述的方法相同或类似，且不再进步详细描述。
参考图41，至少一另一导电特征98(例如，一连通柱)经形成而电连接至至少一导电特征件40。关于形成至少一另一导电特征件98的细节与以上参考图20所述的细节相同或类似。
参考图42，至少一另一导电特征件98接受诸如CMP的平坦化，以使另一介电层96暴露出来。诸如一钴覆盖层的另一金属盖层99随后可借由诸如CVD的一适合选择性沉积方法，使用诸如一有机钴化合物的一有机金属化合物作为一前驱物，选择性地沉积于至少一另一导电特征件98上。
参考图43至图50，根据一些实施例的一种用于制造具有气隙的一半导体结构的方法包括以下步骤：在一基板(未示出)上制备形成有导电特征件2(例如，导电金属线)的一低k介电层1；使形成有导电特征件2的低k介电层1接受一平坦化处理(例如，化学机械平坦化(CMP))；在导电特征件2上选择性地沉积一图案化金属覆盖层3；在低k介电层1及图案化金属覆盖层3上沉积一蚀刻停止层4；在蚀刻停止层4上形成一图案化硬掩模5；使蚀刻停止层4借由经图案化硬掩模5蚀刻而图案化，以在蚀刻停止层4中形成一图案化开口41；移除图案化硬掩模5；借由，例如，经蚀刻停止层4的图案化开口41蚀刻而在低k介电层1中于导电特征件2之间形成凹槽6；沉积一介电盖层7以覆盖低k介电层1、导电特征件2、图案化金属覆盖层3，及蚀刻停止层4；以及沉积另一低k介电层8以于导电特征件2之间形成气隙9。用于图案化蚀刻停止层4的蚀刻及用于形成凹槽6的蚀刻可借由，例如，利用诸如氧气、氩气、含氟气体(例如C4F8、C5F8、C4F6、CHF3)的一蚀刻气体的干式等离子体蚀刻来实行。
借由使用该热可降解材料来形成牺牲特征件80，可良好地控制半导体结构200，400中的气隙91的形成。此外，由该第一低k电介质材料形成的间隔层31侧向覆盖导电特征件40，且借由使导电特征件40选择性沉积该电介质材料而使覆盖层60形成在导电特征件40上，使得导电特征件40借由覆盖层60及间隔层31覆盖并且保护，以防止导电特征件30损坏，例如金属离子残余，这可能导致可靠性问题，例如，时间相依介电崩溃(time dependentdielectric breakdown，TDDB)。再者，维持层90提供良好机械强度以防止气隙91受损。因此，半导体结构200，400的电阻-电容(RC)效能可进一步提高。
根据本揭示内容的一些实施例，一种用于制造一半导体结构的方法包含制备一介电结构，其形成有个别由该介电结构的侧表面界定的沟槽；在该介电结构的所述侧表面上形成间隔层；将一导电材料填入所述沟槽中以形成导电特征件；将一阻挡层选择性地沉积于该介电结构上，而使得所述导电特征件从该阻挡层暴露出来；将一电介质材料选择性地沉积在所述暴露出来的导电特征件上以形成一覆盖层，使得所述导电特征件被该覆盖层及所述间隔层覆盖；移除该阻挡层及该介电结构以形成由所述间隔层所界定的多个凹槽；将一牺牲材料填入所述凹槽中，以便形成牺牲特征件；形成一维持层以覆盖所述牺牲特征件；以及移除所述牺牲特征件以形成由该维持层与所述间隔层所围束的气隙。
根据本揭露内容的一些实施例，形成所述间隔层包括在该介电结构上保形地形成一介电沉积层；以及将该介电沉积层非等向性地蚀刻以形成所述间隔层。
根据本揭露内容的一些实施例，形成所述牺牲特征件包括将该牺牲材料填入所述凹槽中；以及将该牺牲材料非等向性地蚀刻，直到在所述凹槽中形成所述牺牲特征件且每一所述牺牲特征件具有小于每一所述导电特征件的高度的一预定高度。
根据本揭露内容的一些实施例，形成所述牺牲特征件包括将该牺牲材料填入所述凹槽中，使得由该牺牲材料制成的一盖层形成而填充所述凹槽及覆盖该覆盖层及所述间隔层；以及移除该覆盖层及该盖层，以形成具有与所述导电特征件及所述间隔层的顶表面实质上水平齐平的顶表面的所述牺牲特征件。
根据本揭露内容的一些实施例，所述牺牲特征件是借由选自一热处理、一紫外线处理或其等的组合的一处理而移除。
根据本揭露内容的一些实施例，所述牺牲特征件是借由在范围从300℃至400℃的一温度的该热处理而移除。
根据本揭露内容的一些实施例，所述牺牲特征件是借由在范围从10mJ/cm2至100J/cm2的一紫外线曝光能量密度的该紫外线处理而移除。
根据本揭露内容的一些实施例，该牺牲材料是选自聚脲、聚乳酸、聚己内酯、聚甲基丙烯酸甲酯、聚环氧乙烷或其组合。
根据本揭露内容的一些实施例，该方法进一步包含，在选择性地沉积该阻挡层之前，将所述导电特征件平坦化，以便使该介电结构的一图案化介电层暴露出来。
根据本揭露内容的一些实施例，该阻挡层选择性地沉积于该介电结构的该图案化介电层上。
根据本揭露内容的一些实施例，该阻挡层是由包括含有硅或碳的一头部基的一化合物制成，且该头部基是作为接合至该图案化介电层的一表面的一锚。
根据本揭露内容的一些实施例，该化合物是选自丁基三乙氧基硅烷、环己基三甲氧基硅烷、环戊基三甲氧基硅烷、十二烷基三乙氧基硅烷、十二烷基三甲氧基硅烷、癸基三乙氧基硅烷、二甲氧基(甲基)正辛基硅烷、三乙氧基乙基硅烷、乙基三甲氧基硅烷、己基三甲氧基硅烷、己基三乙氧基硅烷、十六烷基三甲氧基硅烷、十六烷基三乙氧基硅烷、三乙氧基甲基硅烷、三甲氧基(甲基)硅烷、甲氧基(二甲基)十八烷基硅烷、甲氧基(二甲基)正辛基硅烷、十八烷基三乙氧基硅烷、三乙氧基正辛基硅烷、十八烷基三甲氧基硅烷、三甲氧基(丙基)硅烷、三甲氧基正辛基硅烷、三乙氧基(丙基)硅烷、甲烷、乙烷、丙烷、丁烷、戊烷、己烷、庚烷、辛烷、壬烷、癸烷、十一烷、十二烷、十五烷、十六烷，或其等的组合。
根据本揭露内容的一些实施例，该维持层是多孔性。
根据本揭露内容的一些实施例，维持层是由选自氧化硅、碳氧化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或此等的组合的一多孔性硅基材料制成。
根据本揭露内容的一些实施例，一种用于制造一半导体结构的方法包含在一基板上形成一互连层；在一介电结构上形成多个沟槽，所述沟槽借由该介电结构的侧表面个别界定；在该介电结构的所述侧表面上形成间隔层；将一导电材料填入所述沟槽中以形成导电特征件；将一阻挡层选择性地沉积于该介电结构上，而使得所述导电特征件从该阻挡层暴露出来；将一电介质材料选择性地沉积在所述暴露出来的导电特征件上以形成一覆盖层，使得所述导电特征件被该覆盖层及所述间隔层覆盖；移除该阻挡层及该介电结构以形成由所述间隔层所界定的多个凹槽；将一牺牲材料填入所述凹槽中，以便形成牺牲特征件；形成一多孔性维持层以覆盖所述牺牲特征件；以及移除所述牺牲特征件以形成由该维持层与所述间隔层所围束的气隙。
根据本揭露内容的一些实施例，该方法进一步包括，在选择性沉积该阻挡层之前，将所述导电特征件平坦化，以便使该介电结构的一图案化介电层暴露出来，使得该阻挡层选择性地沉积于该图案化介电层上。
根据本揭露内容的一些实施例，该阻挡层是由包括含有硅或碳的一头部基的一化合物制成，且该头部基是作为接合至该图案化介电层的一表面的一锚。
根据本揭露内容的一些实施例，一种半导体结构包含一基板、一互连层、多个导电特征件、多个间隔层以及一多孔性维持层。该基板包括至少一导电组件。该互连层是放置于该基板上，且包括与该至少一导电组件接触的至少一互连件。所述导电特征件彼此间隔开且至少一所述导电特征件与该至少一互连件接触。所述间隔层侧向覆盖所述导电特征件，以形成由所述间隔层界定的多个气隙。该多孔性维持层是放置于所述导电特征件上并且覆盖所述间隔层及所述气隙。
根据本揭露内容的一些实施例，该维持层是配置为一平坦层，以使所述气隙具有与导电特征件的高度相同的高度。
根据本揭露内容的一些实施例，该维持层包括多个突部，其是向下延伸以分别覆盖气隙，使得每一所述气隙具有小于每一所述导电特征件的高度的一高度。
上文概述若干实施例的特征，使得本领域技术人员可更好地理解本揭露内容的态样。本领域技术人员应当理解，他们可轻易地以本揭露内容为基础来设计或修改以执行与本文介绍的实施例具有相同目的及/或实现相同优点的其它制程及结构。本领域技术人员也应理解到，此类等效结构并无悖离本揭露内容的精神与范围，且他们能在不违背本揭露内容的精神和范围之下，做各式各样的改变、取代和更改。

Claims (1)

1.一种用于制造半导体结构的方法，其特征在于，所述方法包含：
制备介电结构，其形成有个别由所述介电结构的侧表面界定的沟槽；
在所述介电结构的所述侧表面上形成间隔层；
将导电材料填入所述沟槽中以形成导电特征件；
将阻挡层选择性地沉积于所述介电结构上，而使得所述导电特征件从所述阻挡层暴露出来；
将电介质材料选择性地沉积在所述暴露出来的导电特征件上以形成覆盖层，使得所述导电特征件被所述覆盖层及所述间隔层覆盖；
移除所述阻挡层及所述介电结构以形成由所述间隔层所界定的多个凹槽；
将牺牲材料填入所述凹槽中，以便形成牺牲特征件；
形成维持层以覆盖所述牺牲特征件；以及
移除所述牺牲特征件以形成由所述维持层及所述间隔层所围束的气隙。
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