CN115565499A - 基于fpga的显示器osd画面生成方法 - Google Patents

Abstract

本发明涉及液晶显示领域，公开了一种基于FPGA的显示器OSD画面生成方法，该方法包括以下步骤：步骤一、FPGA接收外部视频信号，并对视频信号进行解码，生成驱动时序和外部视频数据；步骤二、在DCM区中生成与外部时钟相同频率的内部时钟和内部驱动时序；步骤三、以外部时钟为驱动源，向FIFO内写入外部视频数据，每次写入一行所述外部视频数据，每写一行更换至下一个FIFO；步骤四、以内部时钟为驱动源，按内部驱动时序读取FIFO内数据并生成内部视频画面；步骤五、使用内部行信号和内部场信号的时序关系生成OSD画面；步骤六、将OSD画面与内部视频画面经视频叠加处理后输出。该方法可以不使用外部存储器对外部视频画面进行缓冲，且对外部输入信号的延时较低。

Description

基于FPGA的显示器OSD画面生成方法

技术领域

本发明涉及液晶显示领域，具体地涉及一种基于FPGA的显示器OSD画面生成方法。

背景技术

机载军用液晶显示器在使用按键导光板进行亮度、对比度调节时，为直观显示亮度、对比度的调节参数，需要显示器根据按键触发值生成背光亮度、对比度调节进度条。根据功能需求，显示器除显示亮度、对比度进度条信息外可能需要显示当前分辨率信息、信号源来源等信息内容，我们称这些与显示器相关调节参数有关的信息画面为OSD画面。现市面上的OSD生成方法为：FPGA利用外部存储器(使用SSRAM或DDR)将外部视频画面进行缓存同步，然后将存在FLASH里的OSD画面读取出来，将OSD画面叠加在经缓存后的外部视频上。该方法需要FPGA使用外部存储器，不仅增加了硬件电路设计复杂度，还增加了硬件成本。同时，由于信号需要经过外部存储器，增加了信号的延迟，对于某些要求延时比较小的显示系统，该方法明显不满足使用要求。

发明内容

为了克服现有技术存在的视频显示有时间延伸的问题，本发明提供一种基于FPGA的显示器OSD画面生成方法，该方法可以不使用外部存储器对外部视频画面进行缓冲，且对外部输入信号的延时较低。(下面重复内容按上述修改)

本发明提供一种基于FPGA的显示器OSD画面生成方法，该显示器OSD画面生成方法使用一种FPGA，FPGA内部有ROM、FIFO、DCM等资源，借助上述FPGA内部资源，使用视频同步与视频叠加逻辑算法实现显示器OSD画面生成；

显示器OSD画面生成方法包括以下步骤：

步骤一、FPGA接收外部视频信号，并对视频信号进行解码，生成驱动时序和外部视频数据，其中，驱动时序包括外部时钟Pixel_CLK、外部行信号Hsync、外部场信号Vsync和外部数据使能信号DE；外部视频数据包括：红色数据分量R_data、绿色数据分量G_data和蓝色数据分量B_data；

步骤二、使用DCM生成与外部时钟Pixel_CLK相同频率的内部时钟Sync_CLK，并以内部时钟Sync_CLK为时钟驱动源，根据外部数据使能信号DE生成内部驱动时序，内部驱动时序包括：内部行信号Sync_Hsync、内部场信号Sync_Vsync和内部数据使能信号Sync_DE；

步骤三、以外部时钟Pixel_CLK为驱动源，FPGA以驱动时序向FIFO内写入外部视频数据，每次写入一行外部视频数据，每写一行更换至下一个FIFO；

步骤四、以内部时钟Sync_CLK为驱动源，FPGA按内部驱动时序读取FIFO内数据并生成内部视频画面Syn_Video；

步骤五、有外部按键输入时，使用内部行信号Sync_Hsync和内部场信号Sync_Vsync的时序关系生成OSD画面OSD_Frame1；

步骤六、步骤五中生成的OSD画面OSD_Frame1与步骤四中生成的内部视频画面Syn_Video经视频叠加处理后输出。

优选地，步骤二中内部驱动时序的周期和高低电平时间与外部视频输入的驱动时序的周期和高低电平时间均相同。

优选地，步骤三中的FIFO设置为异步FIFO且FIFO的深度设置为至少满足输入分辨率一行数据个数的两倍，异步FIFO至少设置两个。

优选地，步骤三中使用外部时钟Pixel_CLK作为驱动源，在外部数据使能信号DE为高电平时期向第一个FIFO内写入一行外部视频数据；

然后在下一次外部数据使能信号DE为高电平时期向第二个FIFO内写入下一行外部视频数据；

以此类推，依次在多个FIFO中循环写入外部视频数据，每次写入一行，每写一行更换至下一个FIFO。

优选地，步骤四中使用两个FIFO，以内部时钟Sync_CLK为驱动源，在内部数据使能信号Sync_DE为高电平时期读取FIFO中数据，读取数据与写入数据相互错开；

状态State0时，在外部数据使能信号DE高电平时期，以外部时钟Pixel_CLK为驱动源向第一个FIFO中写入一行外部视频数据，同时，在内部数据使能信号Sync_DE高电平时期，以内部时钟Sync_CLK为时钟驱动源从第二个FIFO中读取一行外部视频数据；下一行时，切换到状态State1，在外部数据使能信号DE高电平时期以外部时钟Pixel_CLK为驱动源向第二个FIFO写入一行外部视频数据，同时，在内部数据使能信号Sync_DE高电平时期，以内部时钟Sync_CLK为时钟驱动源从第一个FIFO中读取一行外部视频数据；下一行时再切换到状态State0，依次循环切换状态。

优选地，步骤五中，标记OSD画面在显示器中的显示位置Loc1；

视频输入停止时，根据内部设定行信号Inter_Hsync和内部设定场信号Inter_Vsync的时序关系生成OSD画面OSD_Frame2，并调整OSD画面OSD_Frame2生成的位置使之与显示位置Loc1保持一致。

优选地，步骤六中，视频叠加处理的方法为半透明叠加算法，采用I＝I1+I2*(1-α)，I为叠加输出视频数据，I1为内部视频画面Syn_Video，I2为OSD画面视频数据，调整α值实现OSD画面叠加显示的透明度。

优选地，步骤五中FPGA采集外部按键输入的信号，并根据采集到的信号进行分析，判断是否需要触发OSD画面动态变化或是否需要显示；

OSD画面中的特殊字符通过读取存储在ROM里的字符字模实现。

根据上述技术方案，有外部视频输入时FPGA会根据外部视频的外部时钟Pixel_CLK、外部行信号Hsync、外部场信号Vsync和外部数据使能信号DE生成与外部数据的周期和高低电平时间均相同的内部时钟Sync_CLK、内部行信号Sync_Hsync、内部场信号Sync_Vsync和内部数据使能信号Sync_DE，通过这种方式实现了外部视频数据与内部视频数据的时序关联，继而，FPGA以外部时钟Pixel_CLK为驱动源向FIFO区写入外部视频数据，同时以内部时钟Sync_CLK为驱动源依次读取FIFO区的外部视频数据并生成内部视频画面Syn_Video。

当有外部按键输入时，FPGA根据内部行信号Sync_Hsync和内部场信号Sync_Vsync的时序关系生成OSD画面OSD_Frame1，该画面基于内部视频画面显示，并与内部视频画面Syn_Video经视频叠加处理后输出。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是一种优选实施方式的FPGA生成OSD画面原理图；

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

在本发明中，在未作相反说明的情况下，包含在术语中的方位词仅代表该术语在常规使用状态下的方位，或为本领域技术人员理解的俗称，而不应视为对该术语的限制。

参见图1所示的一种基于FPGA的显示器OSD画面生成方法，该显示器OSD画面生成方法使用一种FPGA，FPGA内部有ROM、FIFO、DCM等资源，借助上述FPGA内部资源，使用视频同步与视频叠加逻辑算法实现显示器OSD画面生成；

显示器OSD画面生成方法包括以下步骤：

步骤一、FPGA接收外部视频信号，并对视频信号进行解码，生成驱动时序和外部视频数据，其中，驱动时序包括外部时钟Pixel_CLK、外部行信号Hsync、外部场信号Vsync和外部数据使能信号DE；外部视频数据包括：红色数据分量R_data、绿色数据分量G_data和蓝色数据分量B_data；

步骤二、使用DCM生成与外部时钟Pixel_CLK相同频率的内部时钟Sync_CLK，并以内部时钟Sync_CLK为时钟驱动源，根据外部数据使能信号DE生成内部驱动时序，内部驱动时序包括：内部行信号Sync_Hsync、内部场信号Sync_Vsync和内部数据使能信号Sync_DE；

步骤三、以外部时钟Pixel_CLK为驱动源，FPGA以驱动时序向FIFO内写入外部视频数据，每次写入一行外部视频数据，每写一行更换至下一个FIFO；

步骤四、以内部时钟Sync_CLK为驱动源，FPGA按内部驱动时序读取FIFO内数据并生成内部视频画面Syn_Video；

步骤五、有外部按键输入时，使用内部行信号Sync_Hsync和内部场信号Sync_Vsync的时序关系生成OSD画面OSD_Frame1；

步骤六、步骤五中生成的OSD画面OSD_Frame1与步骤四中生成的内部视频画面Syn_Video经视频叠加处理后输出。

基于上述技术方案的实施，FPGA首先对外部视频进行解码，并生成外部时钟Pixel_CLK、外部行信号Hsync、外部场信号Vsync和外部数据使能信号DE，同时在DCM区中生成与外部时钟Pixel_CLK相同频率的内部时钟Sync_CLK，并以内部时钟Sync_CLK为时钟驱动源，根据外部数据使能信号DE生成内部行信号Sync_Hsync、内部场信号Sync_Vsync和内部数据使能信号Sync_DE，至此FPGA内具有了与外部视频同步的时钟信号，可以用于同步内部视频画面的生成。

同样的，当有外部按键输入时，即Key_IN产生时，FPGA内部可以根据内部行信号Sync_Hsync和内部场信号Sync_Vsync的时序关系并结合外部按键的输入信息生成OSD画面OSD_Frame1，这些都是在FPGA内与外部视频处理同时完成的，从而实现了对OSD画面OSD_Frame1与外部视频画面的同步处理。该OSD画面OSD_Frame1与内部视频画面Syn_Video经视频叠加处理后输出。

与现有技术每次处理一帧画面不同，本发明的视频同步过程中每次只缓存一行外部视频数据，所以本发明所导致的视频数据延时为外部视频分辨率的一行信号的周期时间。相较于使用存储器对外部视频进行同步处理时，存储器对整帧视频进行缓存从而导致的整帧信号延时的技术方案，本发明大大减少了信号延时的时间。

在该实施方式中，优选地，步骤二中内部驱动时序的周期和高低电平时间与外部视频输入的驱动时序的周期和高低电平时间均相同。

内、外数据使能信号具有相同的高低电平时间，能够保证被写入的外部视频数据都能被准确的读取。

同时，内部行信号Sync_Hsync和内部场信号Sync_Vsync与外部行信号Hsync和外部场信号Vsync具有相同的周期与高低电平时间则能够保证外部输入的视频画面与FPGA内生成的内部视频画面Syn_Video是相同的。

在该实施方式中，优选地，步骤三中的FIFO设置为异步FIFO，且FIFO的深度设置为至少满足输入分辨率一行数据个数的两倍，异步FIFO至少设置两个。

FIFO的写入是由外部数据使能信号DE控制的，而FIFO的读取是由内部数据使能信号Sync_DE控制的，因此FIFO需要设置为异步FIFO。

对同一个FIFO读写不能同时进行，因此至少需要设置两个异步FIFO，通过使用FPGA内部两个FIFO进行读写乒乓操作，再利用FPGA内部生成的时序替换外部视频时序，实现外部视频数据与FPGA内部时钟Sync_CLK的同步。

在上述实施方式中，优选地，步骤三中使用外部时钟Pixel_CLK作为驱动源，在外部数据使能信号DE为高电平时期向第一个FIFO内写入一行外部视频数据；

然后在下一次外部数据使能信号DE为高电平时期向第二个FIFO内写入下一行外部视频数据；

以此类推，依次在多个FIFO中循环写入外部视频数据，每次写入一行外部视频数据，每写一行更换下一个FIFO。

本发明每次只缓存一行外部视频数据，仅使用了外部视频分辨率的一行信号的周期时间，配合及时地视频信号读取，那么视频输出的延迟时间就是外部视频分辨率的一行信号的周期时间，几乎可以实现对外部视频的同步输出。

在上述实施方式中，优选地，步骤四中使用两个FIFO，以内部时钟Sync_CLK为驱动源，在内部数据使能信号Sync_DE为高电平时期读取FIFO中数据，FIFO中读取数据与写入数据要相互错开；

状态State0时，在外部数据使能信号DE高电平时期，以外部时钟Pixel_CLK为驱动源向第一个FIFO中写入一行外部视频数据，同时，在Sync_DE高电平时期，以Sync_CLK为时钟驱动源从第二个FIFO中读取一行外部视频数据；下一行时，切换到状态State1，在外部数据使能信号DE高电平时期以Pixel_CLK为驱动源向第二个FIFO写入一行外部视频数据，同时，在Sync_DE高电平时期，以Sync_CLK为时钟驱动源从第一个FIFO中读取一行外部视频数据；下一行时再切换到状态State0，依次循环切换状态。

由于目前的FIFO数据缓冲能力都足以满足本发明中每次只缓存了一行外部视频数据的要求，因此从节约的角度考虑，只需要设置两个FIFO就能够满足使用要求。

当使用两个FIFO时，读写具有两种状态：State0和State1。

开始是State0的状态，在外部数据使能信号DE高电平时期，以外部时钟Pixel_CLK为驱动源向第一个FIFO中写入第一行视频数据，同时，在内部数据使能信号Sync_DE高电平时期，以内部时钟Sync_CLK为时钟驱动源从第二个FIFO中读取一行视频数据；此时第二个FIFO中并未写入数据，因此，FPGA没有读取到数据。

接下来是State1的状态，在外部数据使能信号DE高电平时期以外部时钟Pixel_CLK为驱动源向第二个FIFO写入第二行视频数据，同时，在内部数据使能信号Sync_DE高电平时期，以Sync_CLK为时钟驱动源从第一个FIFO中读取一行视频数据，此时，由于State0状态时已经向第一个FIFO中写入了第一行视频数据，因此FPGA读出了第一条视频数据。

然后又到了State0的状态，向第一个FIFO中写入第三行视频数据，同时从第二个FIFO中读取一行视频数据，由于此时第二个FIFO中写入的是第二行视频数据，因此FPGA读出了第二条视频数据。

如此往复，FPGA可以实现对外部视频数据的逐行读取。

同时，FPGA利用读取的视频数据处理形成内部视频画面Syn_Video并用于显示。

此时如果有Key_IN的输入，就需要将OSD画面叠加在内部视频画面Syn_Video的显示画面上，此时，OSD画面的显示就需要在内部时钟Sync_CLK的驱动下控制数据与行、场、数据使能信号的位置关系生成，这样生成的OSD画面与内部时钟Sync_CLK是同步的，继而实现了OSD画面与内视频画面的同步显示。

在上述实施方式中，优选地，步骤五中，标记OSD画面在显示器中的显示位置Loc1；

视频输入停止时，根据内部设定行信号Inter_Hsync和内部设定场信号Inter_Vsync的时序关系生成OSD画面OSD_Frame2，并调整OSD画面OSD_Frame2生成的位置使之与显示位置Loc1保持一致。

当FPGA外部视频输入停止，而OSD画面仍需要继续显示时，就需使用显示器内置画面与OSD画面进行叠加显示。显示器内部画面是由内部设定行信号Inter_Hsync、内部设定场信号Inter_Vsync和内部设定数据使能信号Inter_DE的位置关系生成的。由于与外部视频相对应的内部行信号Sync_Hsync、内部场信号Sync_Vsync和内部数据使能信号Sync_DE的位置关系与内部设定时序信号的位置关系可能存在差异，从而导致使用两种时序生成的OSD画面在显示器中显示的位置存在差异，所以当外部无视频输入时需要对OSD画面显示的位置进行调整，使OSD画面与显示器内置画面叠加的位置和其与外部视频输入时所处的画面位置保持一致。

在该实施方式中，优选地，步骤六中，视频叠加处理的方法为变半透明叠加算法，采用I＝I1+I2*(1-α)，I为叠加输出的视频数据，I1为Syn_Video视频数据，I2为OSD画面视频数据，调整α值实现OSD画面叠加显示的透明度。

OSD画面与Syn_Video视频数据地叠加处理主要通过半透明叠加算法实现，对OSD画面数据与外部视频数据按公式I＝I1+I2*(1-α)进行运算，考虑到α为小数，可以将所有数据都左移8位扩展到整数进行运算，同时运算时要采用多级流水线的方式加快数据运算的速度。

在该实施方式中，优选地，步骤五中FPGA采集外部按键输入的信号，并根据采集到的信号进行分析，判断是否需要触发OSD画面动态变化或是否需要显示；

OSD画面中的特殊字符通过读取存储在ROM里的字符字模实现。

以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。

Claims (8)

1.一种基于FPGA的显示器OSD画面生成方法，其特征在于，所述显示器OSD画面生成方法使用一种FPGA，所述FPGA内部有ROM、FIFO、DCM等资源，借助上述FPGA内部资源，使用视频同步与视频叠加逻辑算法实现显示器OSD画面生成；

所述显示器OSD画面生成方法包括以下步骤：

步骤一、所述FPGA接收外部视频信号，并对视频信号进行解码，生成驱动时序和外部视频数据，其中，所述驱动时序包括外部时钟Pixel_CLK、外部行信号Hsync、外部场信号Vsync和外部数据使能信号DE；所述外部视频数据包括：红色数据分量R_data、绿色数据分量G_data和蓝色数据分量B_data；

步骤二、使用所述DCM生成与所述外部时钟Pixel_CLK相同频率的内部时钟Sync_CLK，并以所述内部时钟Sync_CLK为时钟驱动源，根据所述外部数据使能信号DE生成内部驱动时序，所述内部驱动时序包括：内部行信号Sync_Hsync、内部场信号Sync_Vsync和内部数据使能信号Sync_DE；

步骤三、以所述外部时钟Pixel_CLK为驱动源，所述FPGA以所述驱动时序向FIFO内写入所述外部视频数据，每次写入一行所述外部视频数据，每写一行更换至下一个FIFO；

步骤四、以所述内部时钟Sync_CLK为驱动源，所述FPGA按所述内部驱动时序读取FIFO内数据并生成内部视频画面Syn_Video；

步骤五、有外部按键输入时，使用所述内部行信号Sync_Hsync和内部场信号Sync_Vsync的时序关系生成OSD画面OSD_Frame1；

步骤六、所述步骤五中生成的所述OSD画面OSD_Frame1与所述步骤四中生成的所述内部视频画面Syn_Video经视频叠加处理后输出。

2.根据权利要求1所述的显示器OSD画面生成方法，其特征在于，所述步骤二中所述内部驱动时序的周期和高低电平时间与外部视频输入的所述驱动时序的周期和高低电平时间均相同。

3.根据权利要求1所述的显示器OSD画面生成方法，其特征在于，所述步骤三中的所述FIFO设置为异步FIFO且所述FIFO的深度设置为至少满足输入分辨率一行数据个数的两倍，所述异步FIFO至少设置两个。

4.根据权利要求3所述的显示器OSD画面生成方法，其特征在于，所述步骤三中使用所述外部时钟Pixel_CLK作为驱动源，在所述外部数据使能信号DE为高电平时期向第一个所述FIFO内写入一行所述外部视频数据；

然后在下一次所述外部数据使能信号DE为高电平时期向第二个所述FIFO内写入下一行所述外部视频数据；

以此类推，依次在多个所述FIFO中循环写入所述外部视频数据，每次写入一行，每写一行更换至下一个所述FIFO。

5.根据权利要求4所述的显示器OSD画面生成方法，其特征在于，所述步骤四中使用两个所述FIFO，以所述内部时钟Sync_CLK为驱动源，在所述内部数据使能信号Sync_DE为高电平时期读取所述FIFO中数据，读取数据与写入数据相互错开；

状态State0时，在所述外部数据使能信号DE高电平时期，以所述外部时钟Pixel_CLK为驱动源向第一个所述FIFO中写入一行所述外部视频数据，同时，在所述内部数据使能信号Sync_DE高电平时期，以所述内部时钟Sync_CLK为时钟驱动源从第二个所述FIFO中读取一行所述外部视频数据；下一行时，切换到状态State1，在所述外部数据使能信号DE高电平时期以所述外部时钟Pixel_CLK为驱动源向第二个所述FIFO写入一行所述外部视频数据，同时，在所述内部数据使能信号Sync_DE高电平时期，以所述内部时钟Sync_CLK为时钟驱动源从第一个所述FIFO中读取一行所述外部视频数据；下一行时再切换到状态State0，依次循环切换状态。

6.根据权利要求1所述的显示器OSD画面生成方法，其特征在于，所述步骤五中，标记OSD画面在显示器中的显示位置Loc1；

视频输入停止时，根据内部设定行信号Inter_Hsync和内部设定场信号Inter_Vsync的时序关系生成OSD画面OSD_Frame2，并调整所述OSD画面OSD_Frame2生成的位置使之与所述显示位置Loc1保持一致。

7.根据权利要求1所述的显示器OSD画面生成方法，其特征在于，所述步骤六中，所述视频叠加处理的方法为半透明叠加算法，采用I＝I1+I2*(1-α)，I为叠加输出视频数据，I1为所述内部视频画面Syn_Video，I2为OSD画面视频数据，调整α值实现OSD画面叠加显示的透明度。

8.根据权利要求1所述的显示器OSD画面生成方法，其特征在于，所述步骤五中所述FPGA采集外部按键输入的信号，并根据采集到的信号进行分析，判断是否需要触发OSD画面动态变化或是否需要显示；

OSD画面中的特殊字符通过读取存储在所述ROM里的字符字模实现。

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