CN115516646A - 用于在CdHgTe衬底中制造低噪声光电检测装置的方法 - Google Patents

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Abstract

一种光电检测装置的制造方法，包括以下步骤：在CdxHg1‑xTe的衬底(110)上制作富镉结构化涂层(122)，并使用第一蚀刻掩膜；进行蚀刻以扩大第一蚀刻掩膜的通孔或扩大用结构化涂层蚀刻的中间层的通孔，从而形成第二蚀刻掩膜；贯穿第二蚀刻掩膜(150)，将受体掺杂元素注入衬底(110)中，并激活和扩散受体掺杂元素以在半导体衬底中形成至少一个P掺杂区；执行镉的选择性互扩散退火，从而在每个P掺杂区中形成具有镉浓度横向梯度的富镉浓缩阱；以及在结构化涂层(122)中的每个通孔(121)处制作至少一个电接触垫(171)。

Description

用于在CdHgTe衬底中制造低噪声光电检测装置的方法
技术领域
本发明涉及由CdxHg1-xTe(0<x<1)制成的红外光光电二极管领域，用于检测红外辐射，特别是用于红外成像应用。
背景技术
一种光电二极管包括由半导体材料制成的衬底，其中PN结将N掺杂区与P掺杂区分开。在热力学平衡时，没有自由载流子的空间电荷区在PN结的两侧延伸，并在光电二极管中感应出高电场。
在操作中，N掺杂区或P掺杂区形成吸收区。当具有适配波长的光子被吸收在吸收区中时，在吸收区中产生所谓的少数载流子。这种少数载流子在衬底中扩散，直到到达空间电荷区，在那里它被强电场朝向另一个掺杂区加速。其在该另一掺杂区域中被收集以形成电流。光电二极管仅在确定的波长范围内敏感，这取决于吸收区的禁止带宽或间隙。吸收区中的低间隙值确保了光电二极管对长波长的灵敏度。
与热搅动和缺陷上的生成-复合相关的不同“寄生”或“暗”电流限制了光电二极管的性能。将结的电荷区域定位在具有较高间隙值的材料中允许减少这些不期望电流的影响。
此外，众所周知，在CdxHg1-xTe(镉、汞和碲的合金，0<x<1)的半导体衬底中，间隙取决于镉的浓度。这个浓度越大，间隙就越大。
因此，本领域技术人员想到制造CdxHg1-xTe光电二极管，该光电二极管具有低镉含量的吸收区，以使光电二极管对长波长敏感，并且其具有高镉含量的部分专用于降低暗电流。在操作中，空间电荷区的至少一部分在具有高镉含量的部分中延伸，这允许获得减小的暗电流。在专利申请WO 2013/079446中描述了这种光电二极管的示例。在本文中，吸收区是N掺杂的。具有高镉含量的阱在P掺杂区中延伸，并具有基本恒定的镉浓度。通过用富镉层覆盖CdxHg1-xTe衬底，并通过进行互扩散退火获得阱，在互扩散退火期间，富镉层的镉原子将在衬底中扩散，特别优选地在P掺杂区中扩散。
这种解决方案的缺点是，它需要在阱的组成上进行权衡，以避免后者形成阻碍空间电荷区域中少数载流子扩散的势垒。因此，必须确保阱中镉的浓度不超过临界阈值，超过该临界阈值光电二极管的灵敏度会受到强烈影响。这意味着需要精确监控退火条件，以避免过量的镉向P掺杂区扩散。
本发明的目的是提供一种基于CdxHg1-xTe的光电检测装置及其制造方法，其中，光电检测装置对长波长灵敏，并能够减小暗电流，并且不具有现有技术的缺点。
发明内容
该目的通过一种制造光电检测装置的方法来实现，该方法包括以下步骤。
a)在CdxHg1-xTe的半导体衬底上沉积源涂层，该源涂层至少包括一个富镉层，富镉层具有比半导体衬底更高的镉平均浓度，富镉层与半导体衬底的上表面直接物理接触。
b)生成第一蚀刻掩膜，第一蚀刻掩膜叠加在源涂层上，源涂层在与半导体衬底相对的一侧上。
c)第一蚀刻步骤：贯穿第一蚀刻掩膜来蚀刻源涂层，从而在源涂层中形成至少一个第一通孔，与至少一个第一通孔配合的源涂层被称为结构化涂层。
d)第二蚀刻步骤：在完成第一蚀刻步骤后，在结构化涂层顶部的结构中扩大至少一个第二通孔，并由此形成第二蚀刻掩膜。
e)贯穿第二蚀刻掩膜中的通孔，将受体掺杂元素注入半导体衬底中，受体掺杂元素局部地穿过结构化涂层。
f)激活和扩散受体掺杂元素，以在半导体衬底中形成至少一个P掺杂区。
g)在步骤f)之后或至少部分地与步骤f)同时实施的镉的选择性互扩散退火，镉原子在此期间从结构化涂层向至少一个P掺杂区扩散，从而在每个P掺杂区中形成具有至少一个中间间隙区域和至少一个高间隙区域的浓缩阱，中间间隙区域的镉的平均浓度严格低于高间隙区域中镉的平均浓度。
h)在结构化涂层中的至少一个第一通孔处沉积与半导体衬底接触的金属层，以形成至少一个电接触垫。
本发明的基本思想在于制作基于P/N型CdxHg1-xTe的光电二极管，其中P掺杂区包括富镉浓缩阱，在浓缩阱中镉浓度具有横向梯度。与现有技术一样，浓缩阱中镉的平均浓度高于N掺杂区(与每个P掺杂区形成相应的PN结)中镉的平均浓度。因此，浓缩阱中的平均间隙大于N掺杂区中的平均间隙。在操作中，空间电荷区域至少部分地在浓缩阱中延伸，这能够减少暗电流。在每个P掺杂区中，浓缩阱包括至少一个中间间隙区域和至少一个高间隙区域。在操作中，空间电荷区部分地在中间间隙区域延伸，部分地在高间隙区域延伸。中间间隙区域的镉平均浓度严格低于高间隙区域的镉平均浓度。因此，中间间隙区域中的平均间隙小于高间隙区域中的平均间隙。通过电接触垫确保载流子的收集，电接触垫在中间间隙区域与P掺杂区直接物理接触。因此，为了保持载流子的收集是可能的，所需要的只是中间间隙区域中的平均间隙不形成阻碍少数载流子扩散的势垒。然而，高间隙区域中的平均间隙阻碍少数载流子的扩散并不是不便的。换句话说，暗电流的减少至少通过中间间隙区域确保，而载流子的收集至少通过中间间隙区域确保。因此，在高间隙区域中，我们摆脱了与追求在将暗电流降低到最大的高间隙和仍然能够收集载流子的低间隙之间的权衡相关的困难。此外，由于高间隙区域中的平均间隙可以超过限制阈值，超过该阈值就形成少数载流子的势垒，因此与现有技术相比，浓缩阱中间隙的平均值可以增加。因此，暗电流进一步减小。最后，由于高间隙区域单独就确保了暗电流的显著降低，所以中间间隙区域中的平均间隙可以足够低，以确保电荷载流子的适当收集，而不管操作条件(温度、光子流等)。因此，确保了根据本发明的光电检测装置的适当量子效率。
这种浓缩阱可以通过用富镉结构化层覆盖CdxHg1-xTe的半导体衬底并通过进行互扩散退火来获得。在退火过程中，结构化层的镉原子将扩散到衬底，主要是在P掺杂区。镉浓度的梯度是由于在结构化层中穿透一个或几个通孔而获得的，每个通孔称为“第一通孔”。因此，P掺杂区中与结构化层中的通孔相对的区域形成中间间隙区域，而P掺杂区中与结构化层的实心区域相对的区域形成高间隙区域。之后，电接触垫被放置，并与相应的中间间隙区域直接物理接触。出现的困难在于确保PN结和半导体衬底上表面的电接触垫之间的足够间距，即使对于小尺寸的P掺杂区也是如此，以便避免隧道漏电流的出现。
由于中间间隙区域和电接触垫之间的适当对齐，可以获得足够的间距。因此，在本发明中提供了一种巧妙的制造方法，能够特别地保证中间间隙区域和电接触垫之间的这种适当对齐。它包括使用第一蚀刻掩膜构造形成镉原子储层的层(步骤c)，然后贯穿第二蚀刻掩膜的开口，将掺杂元素注入半导体衬底中(步骤e)，通过扩大第一蚀刻掩膜的开口或扩大贯穿第一蚀刻掩膜的另一蚀刻结构的开口获得第二蚀刻掩膜(步骤d)。在步骤d)中计划扩大的通孔被称为“第二通孔”。因此，我们获得与第二蚀刻掩膜的开口对齐的P掺杂区，并因此与第一蚀刻掩膜的开口对齐，并因此与形成镉原子储层的层中的开口对齐。形成镉原子储层，并通过贯穿第一蚀刻掩膜来构造的层，被称为结构化涂层。然后，互扩散退火(步骤g)在P掺杂区中形成与结构化涂层中的开口对齐的中间间隙区域。因此，在结构化涂层的开口处与半导体衬底直接物理接触的电接触垫与中间间隙区域成对对齐。通过构造，由于在从第一蚀刻掩膜获得的整个第二蚀刻掩膜的通孔中注入掺杂元素，从而自动获得了对齐。中间间隙区域和电接触垫之间的适当对齐避免了PN结处漏电流的出现，并且在使用时还提供了装置中PN结极化的适当均匀性。
根据有利的第一实施例，根据本发明的方法包括以下特征：
在步骤b)中，在与半导体衬底相对的一侧上，直接在源涂层上制作第一蚀刻掩膜；以及
在步骤d)中，在完成第一蚀刻步骤时，结构化涂层顶部的结构由第一蚀刻掩膜构成，从而在第一蚀刻掩膜的材料中形成第二蚀刻掩膜。
有利地，调整第一蚀刻掩膜的厚度，使得在完成步骤d)时，第二蚀刻掩膜的厚度大于或等于限制阈值的厚度，在该限制阈值以下，在步骤e)中，受体掺杂元素将在第二蚀刻掩膜的通孔之间穿过第二蚀刻掩膜。
根据有利的第二实施例，根据本发明的方法还包括，在步骤a)和b)之间，在源涂层上方和与半导体衬底相对的一侧上沉积牺牲层的步骤，以及，
在步骤b)中，在与半导体衬底相对的一侧上，在牺牲层上生成第一蚀刻掩膜；
在步骤c)中，贯穿第一蚀刻掩膜，一起蚀刻牺牲层与源涂层；
-在步骤d)中，在完成第一蚀刻步骤时，结构化涂层顶部的结构由所蚀刻的牺牲层构成，使得在牺牲层的材料中形成第二蚀刻掩膜。
该方法还可以包括在步骤d)之后和步骤e)之前实施的移除第一蚀刻掩膜的步骤。
优选地，在步骤d)中，在平行于半导体衬底平面的径向方向上，蚀刻深度大于或等于1μm。
有利地，根据本发明的方法还包括填充汞间隙的步骤，以在半导体衬底中形成N掺杂区，该N掺杂区与每个P掺杂区形成相应的PN结。
在完成步骤d)后，第二蚀刻掩膜可以包括与第一蚀刻掩膜一样多的通孔。
可选地，在步骤d)处，结构的若干个第二通孔被组合以形成一个单通孔，使得在完成步骤d)后，第二蚀刻掩膜包括比第一蚀刻掩膜更少的通孔。
本发明还包括使用根据本发明的方法获得的具有至少一个像素的光电检测装置，该装置包括：
CdxHg1-xTe半导体衬底；
覆盖半导体衬底的上表面，并设置有至少一个第一通孔的结构化涂层；以及，
由金属制成的至少一个电接触垫；
其中，对于每个像素，半导体衬底包括：
N掺杂区；
与N掺杂区形成PN结，与半导体衬底的上表面齐平，并与至少一个电接触垫中的相应电接触垫直接物理接触的P掺杂区；以及
仅位于P掺杂区中，并且其中镉的平均浓度高于N掺杂区中的镉的平均浓度的浓缩阱。
在每个像素中：
P掺杂区包括从半导体衬底的上表面延伸的基底和从基底沿与半导体衬底的上表面相反的方向突出的至少一个突起；
浓缩阱具有镉浓度梯度，在镉浓度梯度中定义至少一个中间间隙区域和至少一个高间隙区域，其中，中间间隙区域的镉的平均浓度严格低于高间隙区域中的镉的平均浓度；以及
至少在结构化涂层的一个对应的第一通孔处，每个中间间隙区域与相应的电接触垫直接物理接触。
优选地，每个像素包括一个单一中间间隙区域和一个单一高间隙区域，中间间隙区域与P掺杂区同心布置并被高间隙区域包围。
附图说明
参考以下附图，在阅读为纯指示性和非限制性目的提供的实施例的描述时，将能够更好地理解本发明。
图1A、1B、1C、1D、1E、1F、1G、1H、1I和1J示意性地示出了根据本发明第一实施例的方法的步骤。
图2A、2B和2C示意性地示出了根据本发明第二实施例的方法的步骤。
图3示意性地示出了根据本发明第一实施例的方法的变型。
图4A和4B示意性地示出了根据本发明第三实施例的方法的步骤。
具体实施方式
在下文中，镉的平均浓度是指镉原子的平均体积浓度。
为了便于阅读，一些图中表示了正交参考系(Oxyz)的轴。
图1A至1J示出了根据本发明第一实施例的方法的步骤，用于制造具有至少一个像素的光电检测装置，其中该装置的每个像素形成光电二极管。
在第一步骤中，如图1A所示，在半导体衬底110上沉积源涂层120。
半导体衬底110由CdxHg1-xTe类型的镉、汞和碲的合金构成，其中x在0和1之间，不包括极限。在这种情况下，它具有平行于平面(xOy)的两个大面，这两个大面分别定义衬底110(晶片型薄衬底)的上表面111和下表面112。有利地，半导体衬底110在支撑衬底130上使用外延或化学气相沉积来制造。例如，支撑衬底130是CdZnTe、硅或锗基衬底等。
半导体衬底110中镉的平均浓度表示为x1，并且x1在0.15和0.7之间，更优选地，x1在0.18和0.6之间，例如x1＝0.3。这些浓度适于吸收从近红外到远红外的波长。
半导体衬底110还包括施主型掺杂元素，例如铟，其浓度在1013/cm-3至1017/cm-3之间，例如1015/cm-3。
在这种情况下，镉的浓度在整个半导体衬底110中是均匀的，施主掺杂元素的浓度也同样如此。可选地，半导体衬底110可以由沿着轴(Oz)叠加的多个CdxHg1-xTe层构成，并且每个层具有不同的镉平均浓度值，例如使得光电二极管在不同波长范围内敏感。作为补充或可选地，施主型掺杂元素的浓度可以在半导体衬底110中变化，例如以制作具有改进的收集或噪声特性的光电二极管。
源涂层120直接沉积在半导体衬底上，例如通过物理气相沉积、化学气相沉积或分子喷射。源涂层120至少包括一个富镉层，在半导体衬底110与其上表面111齐平的区域中，该富镉层的镉平均浓度高于半导体衬底110的镉平均浓度。优选地，富镉层中镉的平均浓度高于整个半导体衬底110中镉的平均浓度。在这种情况下，富镉层由CdTe制成。可选地，富镉层可以由CdxHg1-xTe制成，其中镉的平均浓度表示为x2，并且x2-x1≥0.1。富镉层沿着与半导体衬底110直接物理接触的方向延伸，在这种情况下，在半导体衬底110的整个上表面111上延伸。例如，富镉层的厚度在50nm和500nm之间，例如200nm。在这种情况下，源涂层120由这种独特的富镉层构成。可选地，源涂层120由包括富镉层的多个层堆叠构成。
在第二步骤中，如图1B所示，在源涂层120上制造第一蚀刻掩膜140。在这种情况下，第一蚀刻掩膜140直接在源涂层120上延伸，在与半导体衬底110相对的一侧上与源涂层120直接物理接触。第一蚀刻掩膜140包括通孔141，每个通孔141沿着轴(Oz)延伸并穿过整个第一蚀刻掩膜140的厚度。在这种情况下，通孔141在平行于平面(xOy)的平面中具有圆盘状截面，当接近源涂层120时，圆盘的直径略微增大。例如，在第一蚀刻掩膜140和源涂层120之间的界面处，通孔141的直径为2μm。在不脱离本发明的范围的情况下，通孔141可以是其他形状。可以通过在源涂层120上沉积光敏树脂层，然后通过光刻蚀刻树脂层以在其中形成通孔141来制造第一蚀刻掩膜140。
在其制造的每个步骤中，可以在根据本发明的光电检测装置中定义像素。在这种情况下，对于每个像素，存在第一蚀刻掩膜的通孔141。在图中，像素由垂直虚线分隔。
在第三步骤中，如图1C所示，贯穿第一蚀刻掩膜140的通孔141来蚀刻源涂层120，以在源涂层120中形成通孔121，通孔121被称为“第一通孔”，每个通孔沿着轴(Oz)延伸并穿过整个源涂层120的厚度。设置有通孔121的源涂层被称为结构化涂层122。该步骤形成第一蚀刻步骤，该步骤可实施干蚀刻或湿蚀刻，无论反应与否，或组合这些技术。优选地，第一蚀刻步骤通过离子磨损实施干蚀刻。第一蚀刻步骤保持第一蚀刻掩膜140的通孔141的直径基本不变。在这种情况下，第一蚀刻步骤还在表面上(穿过小于1000nm，例如200nm，的厚度)蚀刻半导体衬底110。第一蚀刻步骤还导致第一蚀刻掩膜140的厚度的轻微减小。
第一蚀刻步骤允许制造形成镉储层的结构化涂层122，该结构化涂层122设置有通孔121，每个通孔121与第一蚀刻掩膜140的相应通孔141对齐。成对对齐并分别属于结构化涂层120和第一蚀刻掩膜140的通孔121和141在平行于平面(xOy)的平面中具有基本相同的形状和相同的尺寸。
在第四步骤中，如图1D和1E所示，蚀刻第一蚀刻掩膜140以扩大第一蚀刻掩膜140的通孔141，并由此从第一蚀刻掩膜140形成第二蚀刻掩膜150。然后，第一蚀刻掩膜的通孔141被称为“第二通孔”。在图1D中，示出了在完成该第二蚀刻步骤时获得的布置的截面图，其中在该第二蚀刻步骤之前的第一蚀刻掩膜140的形状以虚线表示。在图1E中，示出了该布置的俯视图。
因此，第二蚀刻步骤制造第二蚀刻掩膜150，其中第二蚀刻掩膜150的通孔151与第一蚀刻掩膜140的通孔141成对对齐，并且第二蚀刻掩膜150的通孔151大于第一蚀刻掩膜140的通孔141。因此，结构化涂层122的通孔121与第二蚀刻掩膜150的通孔151成对对齐，并且第二蚀刻掩膜150的通孔151大于结构化涂层122的通孔121。因此，在第二蚀刻掩膜150的每个通孔151的对面，存在半导体110露出表面的区域，被结构化涂层122的材料露出表面的区域所包围(参见图1E)。
第二蚀刻步骤实施不蚀刻结构化涂层122的材料的选择性蚀刻。该第二蚀刻步骤可实施反应性干蚀刻，例如添加Ar、CF4、HBr、Cl2或这些添加剂的组合的基于氧的等离子体蚀刻。第二蚀刻步骤可以包括各向同性蚀刻，其中蚀刻的垂直范围(根据轴(Oz)的蚀刻深度)等于蚀刻的横向范围(位于平面(xOy)中的径向蚀刻深度，正交于第一蚀刻掩膜的通孔141的边缘的切线)。可选地，根据本发明的方法可以被调整以使得在第二蚀刻步骤中，蚀刻的横向范围严格地大于蚀刻的垂直范围，其倍数在例如1.2和2之间。因此，对于第二蚀刻掩膜150的通孔151的相同宽度，可以限制由第二蚀刻步骤带来的第一蚀刻掩膜140的厚度的减小。该蚀刻特性可以通过第一蚀刻掩膜140的上表面的硬化来获得，例如通过第二蚀刻步骤在等离子体蚀刻工艺中实施离子流轰击第一蚀刻掩膜的上表面。可选地，该性质可以通过在第一蚀刻掩膜140的上表面上沉积前体来获得，从而减慢垂直化学蚀刻。
在图1D中，示出了沿轴(Oz)的蚀刻垂直范围ev和位于平面(xOy)中的径向方向的蚀刻径向范围eh。第二蚀刻掩膜150的厚度e1被示出，相对于第一蚀刻掩膜的厚度减小了蚀刻垂直范围ev。
在图1F所示的第五步骤中，贯穿第二蚀刻掩膜150的通孔151，将受体掺杂元素注入半导体衬底110中。例如，受体掺杂元素由砷原子组成，并通过能量为400keV，剂量为5.1014/cm-3的离子注入方式注入。在激活和扩散注入的掺杂元素的步骤之后，它们在半导体衬底中形成P掺杂区160。
与第二蚀刻掩膜150的实心区域相对注入的掺杂元素不会到达半导体衬底110。为此，第二蚀刻掩膜150的厚度e1必须保持大于或等于预定阈值。我们在此理解在前述步骤期间限制第一蚀刻掩膜140的厚度减小的相关性。特别地，厚度e1必须保持大于或等于阈值，低于该阈值，与第二蚀刻掩膜150的实心区域相对注入的掺杂元素将穿过整个第二蚀刻掩膜150的厚度。例如，在上述注入条件下，该阈值为0.8μm。
此外，在结构化涂层122的材料露出表面的区域中，与第二蚀刻掩膜的通孔151相对注入的掺杂元素下沉到半导体衬底110中的第一深度P1。
最后，在半导体衬底110露出表面的区域中，与第二蚀刻掩膜的通孔151相对注入的掺杂元素下沉到半导体衬底110中的第二深度P2，其中P2严格大于P1。为此，结构化涂层122的厚度(因而以及源涂层120的厚度)必须保持小于或等于预定阈值。该预定阈值取决于注入的掺杂元素的性质和注入能量。在这种情况下，结构化涂层122的厚度为200nm，使得以400keV的能量注入的砷原子能够到达半导体衬底110。
因此，获得P掺杂区，每个掺杂区具有从半导体衬底110的上表面111延伸的基底163和从基底沿与半导体衬底的上表面111相反的方向突出的突起164。基底163的宽度由第二蚀刻掩膜150中的相应通孔151的宽度定义。突起164的宽度由结构化涂层122中相应的通孔121的宽度定义。在这种情况下，每个P掺杂区160以第二蚀刻掩膜150的相应通孔151和结构化涂层122的相应通孔121为中心。在每个P掺杂区中，结构化涂层122的相应通孔121覆盖中心区域，并且该结构化涂层122的材料覆盖外围区域。每个P掺杂区与正在制造的光电检测装置的相应像素相关联。
在第六步骤中，如图1G和1H所示，执行镉的选择性互扩散退火，在此期间，结构化涂层122的镉原子向半导体衬底110扩散。优选地，该退火包括高温退火阶段，温度在100℃和500℃之间，更优选地在300℃和500℃之间，甚至在350℃和450℃之间，并且持续时间长于1分钟，优选地在10分钟和50小时之间，更优选地在30分钟和50小时之间，甚至在30分钟和30小时之间，例如1小时。
在该退火期间，镉优选在P掺杂区160中扩散。因此，我们讨论选择性相互扩散。因此，获得了镉在半导体衬底110中的分布，在每个像素的P掺杂区160中具有高的镉平均浓度。在每个像素中，镉的浓度在中间区域185中迅速降低，该中间区域185在P掺杂区160和半导体衬底的其余部分之间的界面处延伸(该界面对应于未来的PN结)。该中间区域185可在未来的PN结的任一侧延伸。优选地，该中间区域185在未来的PN结的两侧延伸。因此，可以在每个P掺杂区中定义相应的浓缩阱180，其镉的平均浓度高于半导体衬底110的其余部分中镉的平均浓度。每个浓缩阱180仅在相应的P掺杂区内部延伸，因此不一定包括中间区域185。每个浓缩阱180和相应的P掺杂区160同心布置。在下文中，我们考虑每个浓缩阱180与相应的P掺杂区160精确叠加。
镉从P掺杂区160和结构化涂层122之间的覆盖表面扩散到P掺杂区160中。因此，在每个P掺杂区160中，浓缩阱180具有镉的横向梯度。在浓缩阱180中，镉的浓度在P掺杂区160和结构化涂层122之间的覆盖表面的相对面最大，然后当远离该覆盖表面时降低。因此，可以在浓缩阱180中定义由高间隙区域包围的中间间隙区域。
在图1H中，示出了在完成互扩散退火时获得的布置的详细视图，以及沿着平行于平面(xOy)并穿过掺杂区P的轴AA’的镉浓度x的相应曲线。其中，镉浓度呈现出如下现象：
在P掺杂区和中间区域185之外的低值x1，以及
在P掺杂区中并且与P掺杂区和结构化涂层122之间的覆盖表面相对面的高值xh。
如上所述，从低值x1到高值xh的突变的区域对应于中间区域185。高值xh严格高于低值x1，优选xh≥(x1+0.1)。此外，高值xh有利地比x1高1.5至5倍。没有限制性限制来限制分配给xh的最大值，该值可以达到xh＝0.95。
与结构化涂层122的开口121相对，镉的浓度从高值xh向下逐渐变化到中间值xm。中间值xm严格低于xh。优选地，中间值xm进一步满足xab≤xm≤
(xab+0.1)，其中xab是半导体衬底110中专用于吸收入射光子的区域中的镉浓度。简单起见，可以认为x1＝xab。可以将中间间隙区域定义为浓缩阱180中位于结构化涂层122中的通孔121对面的体积181。类似地，可以将高间隙区域定义为浓缩阱中位于结构化涂层122的实心区域对面的体积182。
在操作中，在最终获得的光电检测装置中，每个P掺杂区域与半导体衬底110的其余部分定义PN结，并且空间电荷区域在该PN结的任一侧延伸，部分地在浓缩阱180中延伸。半导体衬底的N掺杂区形成吸收区，专用于吸收入射光子。吸收光子的波长取决于该N掺杂区中的间隙。由于浓缩阱180中镉的平均浓度较高，光电检测装置可以检测长波长的光子，同时具有减小的暗电流。在每个P掺杂区中，在中间间隙区域181处进行电荷载流子的收集。因此，在高间隙区域182处可能存在的势垒并不妨碍电荷载流子的有效收集。因此，与现有技术相比，有可能增加空间电荷区域中间隙的平均值，并因此甚至针对相同的光谱灵敏度范围进一步降低暗电流。
在完成该退火时，或者在退火之前，移除第二蚀刻掩膜150。之后，在图1I所示的第七步骤中，用例如通过蒸发沉积的金属层170覆盖所获得的布置。金属层170可以由一个单层或多层堆叠构成，并且可以包括例如金、钛、镍、金属合金等的一种或多种元素。金属层170覆盖结构化涂层122并穿透结构化涂层122中的通孔121的内部。因此，金属层170仅在结构化涂层中与中间间隙区域相对的通孔121处与P掺杂区域直接物理接触。
在图1J所示的第八步骤中，例如通过光刻和蚀刻局部蚀刻金属层170，以限定电接触垫171。
作为第七和第八步骤的替代，将金属层沉积在结构化涂层上形成的掩膜上，然后移除掩膜，使得仅保留电接触垫(所谓的剥离技术)。
在所有情况下，电接触垫因此被制作成在电接触垫和P掺杂区之间具有窄接触表面，并在中间间隙区域上自动对齐。因此，在操作中确保电荷载流子的有效收集。此外，确保了电接触垫和PN结之间的足够间距，防止了隧道漏电流的出现。
在第二蚀刻步骤(参见图1D和1E)中，电接触垫和PN结之间的间距由蚀刻的径向范围eh(或平行于半导体衬底110的平面(xOy)的径向方向上的蚀刻深度)定义。优选地，该径向范围eh大于或等于1μm，甚至大于或等于1.5μm，例如等于2μm。换言之，在第二蚀刻步骤中，扩大至少一个通孔，使得其直径增加至少2μm，甚至增加至少3μm，例如增加4μm(其中该通孔的直径是该通孔在平行于半导体衬底的平面的平面(xOy)中的截面的最大宽度)。
该径向范围eh还定义结构化涂层122的实心区域和P掺杂区之间的交换表面的尺寸，因此该径向范围eh还涉及限定浓缩阱中的间隙梯度的曲线和浓缩阱中间隙的最大阈值。
根据本发明的方法还包括退火步骤(未示出)，在饱和汞蒸汽压下的低温下，填充形成在半导体衬底110中的汞间隙，并在P掺杂区160和半导体衬底110的其余部分之间形成相应的PN结。这种退火可以在镉的选择性互扩散退火之后实施。可选地，这种退火可以形成镉的选择性互扩散退火的最终低温阶段。低温退火在例如150℃和200℃之间的温度下进行。
类似地，前述激活和扩散注入的受体掺杂元素的步骤可以在镉的选择性互扩散退火之前或至少部分期间实施。
在读取电路上的杂化、可选地移除支撑衬底、在正面上沉积光学功能例如抗反射层和/或过滤器等的后续步骤虽然没有描述，但是可以在不脱离本发明的范围的情况下实现。
在有利的实施方式中，第一蚀刻掩膜140的厚度为3μm，并具有直径为2μm的圆形通孔，通孔均匀分布在平面(xOy)中，分布步长等于10μm。在第一蚀刻步骤中，通过离子磨损蚀刻源涂层以形成结构化涂层。该第一蚀刻步骤还减小了第一蚀刻掩膜140的厚度。例如，第一蚀刻步骤蚀刻0.2μm厚的源涂层中的通孔，并导致第一蚀刻掩膜140的厚度减小0.2μm。然后，用双氧等离子体蚀刻第一蚀刻掩膜，所有方向的蚀刻范围都为2μm。因此，获得了0.8μm厚的第二蚀刻掩膜150，其具有直径为6μm的圆形通孔，分布步长等于10μm。第二蚀刻掩膜150的厚度足以停止砷的注入，其是通过能量为400keV和剂量为5.1014/cm-3的离子注入方式注入的。在最终的光电检测装置中，在半导体衬底的上表面111的平面中，电接触垫171的边缘和PN结的边缘之间的间距从而大于或等于2μm。
图1J示出了使用上述方法获得的光电检测装置100。光电检测装置100包括由结构化涂层122覆盖的CdxHg1-xTe的半导体衬底110。结构化涂层至少包括一个与半导体衬底110直接物理接触的富镉层。即使在互扩散退火之后，富镉层中镉的平均浓度也高于半导体衬底110中镉的平均浓度(镉仅在半导体衬底的一部分中扩散)。在装置100的每个像素中，相应的P掺杂区160在半导体衬底110中延伸，并与半导体衬底110的其余部分定义PN结。如前所述，每个P掺杂区包括基底163和突起。每个突起164与结构化涂层122的相应通孔121对齐，并且基本上在平行于平面(xOy)的平面中具有与该通孔121相同的截面。突起164的体积严格地小于基底163的体积。如前所述，每个P掺杂区160接收具有高间隙区域和中间间隙区域的相应浓缩阱180。在这种情况下，中间间隙区域与P掺杂区160同心布置，并被高间隙区域包围。中间间隙区域在结构化涂层的相应通孔121处与相应的电接触垫171直接物理接触。在半导体衬底110的上表面111处，电接触垫171的边缘与由P掺杂区160定义的PN结间隔开。
在每个像素中，在半导体衬底110的上表面111的平面上和在径向方向上，结构化涂层中的通孔121的边缘和PN结的边缘之间的距离有利地大于或等于阈值D。在这种情况下，径向方向是与半导体衬底110的上表面111的平面中的通孔121的边缘的切线正交的方向。类似地，在半导体衬底110的上表面111的平面上和在径向方向上，PN结的边缘和电接触垫171的边缘之间的距离有利地大于或等于阈值D。阈值优选为1.0μm、1.5μm、甚至2.0μm。类似地，在平行于平面(xOy)的平面中P掺杂区160的正交投影中，基底163的边缘和突起164的边缘之间的距离有利地大于或等于阈值D。
因此，根据本发明的方法允许制造具有低噪声水平的光电检测装置。该方法简少了制造步骤的数量，这提高了所制造装置的稳健性并提高了制造生产率。
结构化涂层122形成保护半导体衬底120的钝化层。在根据本发明的方法中，在蚀刻结构化涂层的通孔121之后制作P掺杂区160。因此，界面状态约束受到限制，这允许借助于非常精确的蚀刻工艺，例如各向异性干蚀刻工艺，来蚀刻通孔121。因此，可以减小电接触垫和相应的P掺杂区之间的接触表面，并且减小根据本发明的装置的像素步长。
图2A至2C示出了根据本发明第二实施例的方法的步骤，将仅针对其与根据本发明第一实施例的方法的差异来描述这些步骤。在该第二实施例中，该方法包括以下步骤：
在源涂层上方和与半导体衬底210相对的一侧上沉积牺牲层290。在这种情况下，牺牲层290与源涂层在平面(xOy)中的其整个范围上直接物理接触。
如前所述，在此情况下，在与半导体衬底210相对的一侧上，在牺牲层290上方制作第一蚀刻掩膜240。在这种情况下，蚀刻掩膜240与牺牲层290直接物理接触。
贯穿第一蚀刻掩膜240的通孔241，对牺牲层290和源涂层进行联合蚀刻(参见图2A)。该第一蚀刻步骤在牺牲层290中形成通孔291，其中第一蚀刻掩膜240的通孔241和牺牲层290的通孔291成对对齐并且具有基本相同的宽度。该第一蚀刻步骤进一步形成如前所述的结构化涂层222，其中结构化涂层222的通孔和牺牲层290的通孔291成对对齐并具有基本相同的宽度。
第二蚀刻步骤，用于扩大牺牲层290的通孔291(参见图2B)。然后，牺牲层290的通孔291被称为“第二通孔”。其通孔被扩大的牺牲层形成如前所述的第二蚀刻掩膜250。例如，牺牲层由SiO2制成，并通过在氢氟酸基酸溶液中湿法蚀刻来蚀刻。
在移除第一蚀刻掩膜240之后，如先前所述(图2C)，贯穿第二蚀刻掩膜的通孔，注入受体掺杂元素。
这些步骤之后是前述的镉选择性互扩散退火、移除第二蚀刻掩膜和制作电接触垫的步骤。
第二蚀刻掩膜的尺寸必须满足与第一实施例中相同的要求。特别地，牺牲层290的厚度必须足以防止注入的受体掺杂元素到达半导体衬底210。对于400keV的砷离子注入，可以使用例如由SiO2制成的厚度大于或等于500nm的牺牲层。
在第二蚀刻步骤中，仅在径向上蚀刻旨在形成第二蚀刻掩膜的牺牲层290。径向上的蚀刻程度可以容易地调节，特别是通过与酸溶液接触的持续时间和/或酸浓度。在垂直方向上，牺牲层由第一蚀刻掩膜保护，使得其厚度保持不变。因此，第二实施例便于调节第二蚀刻掩膜的通孔的尺寸。
图3示出了根据本发明第一实施例的方法的变体，其中蚀刻源涂层(第一蚀刻步骤)不会蚀刻半导体衬底310的材料。半导体衬底的上表面311整体上保持平坦。这种完全选择性蚀刻也可以在根据本发明第二实施例的方法的变型中实现。
图4A和4B示意性地示出了根据本发明第三实施例的方法的步骤。将仅描述该实施例相对于第一实施例的差异。在该实施例中，对于光电检测装置的每个像素，第一蚀刻掩膜包括多个通孔。蚀刻源涂层，以形成具有与第一蚀刻掩膜一样多的通孔的结构化涂层422。因此，结构化涂层422在每个像素中包括多个通孔421。
在第二蚀刻步骤中，在每个像素中，结构化涂层顶部的结构的几个通孔组合在一起形成一个单通孔。在这种情况下，该结构由第一蚀刻掩膜形成。可选地，如在图2A至2C的实施例中，它可以由牺牲层形成。因此，第二蚀刻步骤形成第二蚀刻掩膜450，且光电检测装置的每个像素有一个通孔。因此，在最终获得的光电检测装置中，P掺杂区包括若干个突起，每个突起与结构化涂层的相应通孔相对。此外，每个P掺杂区的浓缩阱包括若干个中间掺杂区域，每个中间掺杂区域与结构化涂层的相应通孔相对。最后，在每个像素中，电接触垫包括若干个赘生物，每个赘生物通过结构化涂层的相应通孔与相应的中间掺杂区域接触。该实施例能确保电荷载流子的最佳收集，并提供适当的调制传递函数。
本发明既不限于砷作为受体掺杂元素，也不限于实施例中提到的注入能量和剂量。例如Li、Na、K、Rb、Cs、Ag、Au、Cu、N、P、Sb等的其它受体掺杂元素可以特别使用，对于厚度在50nm和1000nm之间的结构化涂层，注入能量有利地在50keV和1000keV之间。类似地，本发明不限于作为示例提到的尺寸和材料。它既不局限于一种形状，也不局限于结构化涂层中每个像素的通孔的数量。例如，有可能在结构化涂层中的每个像素具有一个环形通孔，因此会具有具有环形突起的P掺杂区域和具有环形中间间隙区域的浓缩阱。
因此，本发明提供了一种用于制造至少一个低噪声P/N光电二极管的方法。在每个像素中，由金属制成的电接触和P掺杂区之间的接触表面仅凭其结构自动对齐P掺杂区中专用于收集电荷载流子的中间间隙区域。优选地，仅凭其结构，电接触完全以P掺杂区为中心。本发明特别适用于矩阵型光电检测装置的制造，其像素的分布步长小于或等于10μm。

Claims (11)

1.一种制造光电检测装置(100)的方法，包括以下步骤：
a)在CdxHg1-xTe的半导体衬底(110，210，310)上沉积源涂层(120)，所述源涂层至少包括一个富镉层，所述富镉层具有比所述半导体衬底更高的镉平均浓度，所述富镉层与所述半导体衬底的上表面(111,311)直接物理接触；
b)生成第一蚀刻掩膜(140，240)，所述第一蚀刻掩膜叠加在所述源涂层上，所述源涂层在与所述半导体衬底相对的一侧上；
c)第一蚀刻步骤：贯穿所述第一蚀刻掩膜(140，240)来蚀刻所述源涂层(120)，从而在所述源涂层中形成至少一个第一通孔(121)，与至少一个第一通孔配合的所述源涂层被称为结构化涂层(122，222，422)；
d)第二蚀刻步骤：在完成所述第一蚀刻步骤后，在所述结构化涂层(122，222)顶部的结构(140，290)中扩大至少一个第二通孔(141，291)，并由此形成第二蚀刻掩膜(150，250，450)；
e)贯穿所述第二蚀刻掩膜(150，250，450)中的通孔(151)，将受体掺杂元素注入所述半导体衬底(110，210，310)中，所述受体掺杂元素局部地穿过所述结构化涂层(122，222)；
f)激活和扩散所述受体掺杂元素，以在所述半导体衬底中形成至少一个P掺杂区(160)；
g)在步骤f)之后或至少部分地与步骤f)同时实施镉的选择性互扩散退火，镉原子在此期间从所述结构化涂层(122，222)向所述至少一个P掺杂区(160)扩散，从而在每个P掺杂区中形成具有至少一个中间间隙区域(181)和至少一个高间隙区域(182)的浓缩阱(180)，所述中间间隙区域(181)的镉的平均浓度严格低于所述高间隙区域(182)中镉的平均浓度；以及
h)在所述结构化涂层(122，222)中的所述至少一个第一通孔(121)处沉积与所述半导体衬底(110，210，310)接触的金属层(170)，以形成至少一个电接触垫(171)。
2.根据权利要求1所述的方法，其中，
在步骤b)中，在与所述半导体衬底(110)相对的一侧上，直接在所述源涂层(120)上制作所述第一蚀刻掩膜(140)；以及
在步骤d)中，在完成第一蚀刻步骤时，所述结构化涂层(122)顶部的结构由所述第一蚀刻掩膜(140)构成，使得在所述第一蚀刻掩膜的材料中形成所述第二蚀刻掩膜(150)。
3.根据权利要求2所述的方法，其中，调整所述第一蚀刻掩膜(140)的厚度使得在完成步骤d)时，所述第二蚀刻掩膜(150)的厚度大于或等于限制阈值的厚度，在所述限制阈值以下，在步骤e)中，所述受体掺杂元素将在所述第二蚀刻掩膜(150)的所述通孔之间穿过所述第二蚀刻掩膜(150)。
4.根据权利要求1所述的方法，还包括：
在步骤a)和b)之间，在所述源涂层上方和与所述半导体衬底(210)相对的一侧上沉积牺牲层(290)的步骤，其中，
在步骤b)中，在与所述半导体衬底(210)相对的一侧上，在所述牺牲层(290)上方生成第一蚀刻掩膜(240)；
在步骤c)中，贯穿所述第一蚀刻掩膜(240)，一起蚀刻所述牺牲层(290)与所述源涂层；
在步骤d)中，在完成所述第一蚀刻步骤后，所述结构化涂层(222)顶部的结构由所蚀刻的牺牲层构成，使得在所述牺牲层的材料中形成所述第二蚀刻掩膜(250)。
5.根据权利要求4所述的方法，还包括在步骤d)之后和步骤e)之前实施的移除所述第一蚀刻掩膜(140，240)的步骤。
6.根据权利要求1所述的方法，其中，在步骤d)中，在平行于所述半导体衬底的平面的径向方向上，蚀刻深度大于或等于1μm。
7.根据权利要求1所述的方法，还包括填充汞间隙的步骤，以在所述半导体衬底(110，210，310)中形成N掺杂区，所述N掺杂区与每个P掺杂区(160)形成相应的PN结。
8.根据权利要求1所述的方法，其中，在完成步骤d)后，所述第二蚀刻掩膜(150，250)包括与所述第一蚀刻掩膜(140，240)一样多的通孔。
9.根据权利要求1所述的方法，其中，在步骤d)中，所述结构的若干个第二通孔被组合以形成一个单通孔，使得在完成步骤d)后，所述第二蚀刻掩膜(450)包括比所述第一蚀刻掩膜更少的通孔。
10.一种具有至少一个像素的光电检测装置(100)，通过使用权利要求1所述的方法获得，所述装置包括：
CdxHg1-xTe半导体衬底(110，210，310)；
覆盖所述半导体衬底的上表面(11，311)，并设置有至少一个第一通孔(121)的结构化涂层(122，222)；以及
由金属制成的至少一个电接触垫(171)；
其中，对于每个像素，所述半导体衬底(110，210，310)包括：
N掺杂区；
与所述N掺杂区形成PN结，与所述半导体衬底的上表面(111，311)齐平，并与所述至少一个电接触垫(171)中的相应电接触垫直接物理接触的P掺杂区(160)；以及
仅位于所述P掺杂区(160)中，并且其中镉的平均浓度高于所述N掺杂区中的镉的平均浓度的浓缩阱(180)；
其中，在每个像素中：
所述P掺杂区(160)包括从所述半导体衬底的上表面(111，311)延伸的基底(163)和从所述基底沿与所述半导体衬底的所述上表面相反的方向突出的至少一个突起(164)；
所述浓缩阱(180)具有镉浓度梯度，在所述镉浓度梯度中定义至少一个中间间隙区域(181)和至少一个高间隙区域(182)，其中，所述中间间隙区域(181)的镉的平均浓度严格低于所述高间隙区域(182)中的镉的平均浓度；以及
至少在所述结构化涂层(122，222)的一个对应的第一通孔(121)处，每个中间间隙区域(181)与所述相应的电接触垫(171)直接物理接触。
11.根据权利要求10所述的光电检测装置(100)，其中，每个像素包括一个单一中间间隙区域(181)和一个单一高间隙区域(182)，所述中间间隙区域(181)与所述P掺杂区(160)同心布置并被所述高间隙区域(182)包围。
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