CN115498986A - 谐振时钟系统及芯片 - Google Patents

谐振时钟系统及芯片 Download PDF

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CN115498986A
CN115498986A CN202110680282.4A CN202110680282A CN115498986A CN 115498986 A CN115498986 A CN 115498986A CN 202110680282 A CN202110680282 A CN 202110680282A CN 115498986 A CN115498986 A CN 115498986A
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CN
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transistor
circuit
signal
control
resonant
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贾柯
杨梁
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Loongson Technology Corp Ltd
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Loongson Technology Corp Ltd
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Abstract

本申请提供一种谐振时钟系统及芯片，包括：相连的脉冲生成模块和时钟树传输模块；所述脉冲生成模块包括谐振电路，所述脉冲生成模块用于根据获取到的初始时钟信号，基于所述谐振电路生成脉冲信号，所述脉冲信号的宽度与所述谐振电路的谐振频率相关；所述时钟树传输模块包括多个级联的信号传输单元，所述信号传输单元包括相连的反相器和第一电感；所述时钟树传输模块用于传输所述脉冲信号；其中，所述时钟树传输模块的谐振频率与所述谐振电路的谐振频率相同。本申请的谐振时钟系统，通过脉冲生成模块中的谐振电路基于初始时钟信号生成宽度与谐振电路的谐振频率相关的脉冲信号，并通过时钟树传输模块将脉冲信号进行传输。

Description

谐振时钟系统及芯片
技术领域
本申请涉及电路技术，尤其涉及一种谐振时钟系统及芯片。
背景技术
谐振时钟电路可以有效降低全局时钟的能耗，在现有设计中已经得到广泛证明。
传统谐振时钟电路中，谐振频率和时钟频率相关，只能在特定的谐振频率点上实现功耗和性能的优化。然而，芯片在工作时，其工作频率可能会随着工作状态在预设的频率范围内进行动态调频，并不一定能持续工作在特定的谐振频率上。其中，芯片中的工作频率之所以会发生变化，可能是使用者主动控制的频率变化，也可能是时钟频率偏移导致的频率变化。
如果时钟频率发生大量偏移，则谐振电路的谐振频率和时钟频率会发生抵触，进而降低了系统性能。
发明内容
本申请提供一种谐振时钟系统及芯片，可以降低时钟信号产生和传输过程中的功耗。
本申请提供一种谐振时钟系统，包括：相连的脉冲生成模块和时钟树传输模块；
所述脉冲生成模块包括谐振电路，所述脉冲生成模块用于根据获取到的初始时钟信号，基于所述谐振电路生成脉冲信号，所述脉冲信号的宽度与所述谐振电路的谐振频率相关；
所述时钟树传输模块包括多个级联的信号传输单元，所述信号传输单元包括相连的反相器和第一电感；所述时钟树传输模块用于传输所述脉冲信号；
其中，所述时钟树传输模块的谐振频率与所述谐振电路的谐振频率相同。
可选的，所述系统还包括电源端；
所述脉冲生成模块具体用于：
在所述脉冲生成模块的总输入端接收到的所述初始时钟信号出现上升沿后，控制所述谐振电路振荡放电，以使所述脉冲生成模块的总输出端的电压振荡变化；
在所述总输出端的电压由低变高并达到预设电压值后，切断所述谐振电路的振荡放电，由电源端为所述谐振电路中的电容充电，以提高所述总输出端的电压。
可选的，所述脉冲生成模块还包括：开关控制电路、逻辑控制电路以及第一总控制端；
其中，所述逻辑控制电路，用于在所述总输入端接收到的所述初始时钟信号出现上升沿后，控制所述第一总控制端的信号延迟第一预设时间后变为高电平，以控制所述谐振电路振荡放电；以及
在所述总输出端的电压由低变高并达到预设电压值后，控制所述第一总控制端的信号变为低电平，切断所述谐振电路的振荡放电，由所述电源端为谐振电路中的电容充电；
所述开关控制电路，用于根据所述第一总控制端的信号变化控制所述谐振电路振荡放电，或者，控制所述电源端为谐振电路中的电容充电。
可选的，所述逻辑控制电路包括：与门、与非门、多个延迟单元以及偶数个反相器；
其中，所述总输入端通过多个延迟单元连接到所述与非门的第一输入端；所述总输出端通过偶数个反相器连接到所述与非门的第二输入端；所述与非门的输出端与所述与门的第一输入端连接，所述总输入端与所述与门的第二输入端连接；所述与门的输出端与所述第一总控制端连接。
可选的，所述开关控制电路包括：第一晶体管、第二晶体管、上拉开关、下拉开关；
所述第一晶体管的第一端与所述电源端连接，第二端与所述第二晶体管的第一端以及所述总输出端连接，所述第一晶体管的控制端与所述总输入端连接；所述第二晶体管的第二端与所述谐振电路中的第二电感的一端连接，所述第二晶体管的控制端与所述总输入端连接；所述下拉开关的第一端与所述第二电感的另一端连接，所述下拉开关的控制端与所述第一总控制端连接；所述上拉开关的第一端与所述电源端连接，第二端与所述总输出端连接，所述上拉开关的控制端与所述第一总控制端连接。
可选的，所述开关控制电路还包括：第三晶体管；
所述第三晶体管的第一端与所述总输出端连接，所述第三晶体管的第二端与所述第二晶体管的第二端连接，所述第三晶体管的控制端用于接收所述第一总控制端的反向信号。
可选的，所述系统还包括电源端；
所述脉冲生成模块具体用于：
在所述脉冲生成模块的总输入端接收到的所述初始时钟信号出现下降沿后，控制所述谐振电路振荡放电，以使所述脉冲生成模块的总输出端的电压振荡变化；
在所述总输出端的电压由低变高并达到预设电压值后，切断所述谐振电路的振荡放电，由电源端为所述谐振电路中的电容充电，以提高所述总输出端的电压。
可选的，所述脉冲生成模块包括：控制电路、驱动电路、反馈电路和第二总控制端；
其中，所述控制电路、驱动电路，用于在所述总输入端接收的所述初始时钟信号出现下降沿后，控制所述谐振电路振荡放电；以及
所述反馈电路用于在所述总输出端的电压由低变高并达到预设电压值后，控制所述第二总控制端的信号变为高电平；
所述控制电路、驱动电路，还用于接收第二总控制端的高电平信号，切断所述谐振电路的振荡放电，由所述电源端为谐振电路中的电容充电。
可选的，所述控制电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管；
其中，所述第八晶体管的第一端与所述电源端连接，第二端与所述第九晶体管的第一端连接，所述第八晶体管的控制端与所述总输入端、所述第十晶体管的控制端连接；所述第九晶体管的第二端与所述第十晶体管的第一端、所述第十一晶体管的第一端、所述控制电路的输出端连接，所述第九晶体管的控制端与所述第二总控制端连接；所述第十晶体管的第二端接地；所述第十一晶体管的第二端接地，所述第十一晶体管的控制端与所述第二总控制端连接。
可选的，所述驱动电路包括：第十二晶体管、第十三晶体管、第十四晶体管；
所述第十二晶体管的第一端与所述电源端连接，第二端与所述第十三晶体管的第一端、所述第十四晶体管的第一端、所述脉冲生成模块的总输出端连接，所述第十二晶体管的控制端与所述控制电路的输出端、第十三晶体管的控制端连接；所述第十三晶体管的第二端与所述谐振电路中的第三电感的一端、所述第十四晶体管的第二端连接；所述第十四晶体管的控制端与所述控制电路的输出端连接。
可选的，所述反馈电路包括：第一反相器、或非门、第十五晶体管、第十六晶体管、第十七晶体管；
所述第一反相器的输入端与所述驱动电路的输出端连接，所述第一反相器的输出端与所述第十六晶体管的控制端、所述或非门的第一输入端连接；所述第十六晶体管的第一端与所述第十五晶体管的第一端、所述第十七晶体管的第一端、所述第十七晶体管的控制端、所述或非门的第二输入端连接；所述第十五晶体管的控制端与所述总输入端连接；所述或非门的输出端与所述第二总控制端连接。
可选的，所述信号传输单元包括两级反相器以及第一电感；
其中，所述第一级反相器的第一端与所述电源端连接，所述第一级反相器的第二端与地连接，所述第一级反相器的控制端与上一信号传输单元或所述脉冲生成模块的总输出端连接；所述第二级反相器的第一端与所述电源端连接，所述第二级反相器的第二端通过所述第一电感与地连接，所述第二级反相器的控制端与所述第一级反相器的输出端连接；所述第二级反相器的输出端与下一信号传输单元或负载的输入端连接。
可选的，所述第一级反相器包括：第四晶体管和第五晶体管；
所述第四晶体管的第一端与所述电源端连接，所述第四晶体管的第二端与所述第五晶体管的第一端和所述第二级反相器的控制端连接，所述第四晶体管的控制端与上一信号传输单元或所述脉冲生成模块的总输出端连接；所述第五晶体管的第二端与地连接，所述第五晶体管的控制端与上一信号传输单元或所述脉冲生成模块的总输出端连接；
所述第二级反相器包括：第六晶体管和第七晶体管；
所述第六晶体管的第一端与所述电源端连接，所述第六晶体管的第二端与所述第七晶体管的第一端和下一信号传输单元或负载的输入端连接，所述第六晶体管的控制端与所述第一级反相器的输出端连接；所述第七晶体管的第二端通过所述第一电感与地连接，所述第七晶体管的控制端与所述第一级反相器的输出端连接。
可选的，所述谐振时钟系统还包括：
时钟原始输出模块，与所述脉冲生成模块连接，用于生成初始时钟信号并发送给所述脉冲生成模块；
和/或，
负载模块，与所述时钟树传输模块连接，用于根据所述时钟树传输模块输出的信号进行数据处理。
可选的，所述谐振时钟系统还包括：信号整形电路；
所述负载模块与所述时钟树传输模块之间通过所述信号整形电路连接；
所述信号整形电路用于将所述时钟树传输模块输出的信号整形为预设占空比的方波信号并发送给所述负载模块。
本申请还提供一种芯片，包括：如上所述的谐振时钟系统。
本申请提供了一种谐振时钟系统，包括：相连的脉冲生成模块和时钟树传输模块；所述脉冲生成模块包括谐振电路，所述脉冲生成模块用于根据获取到的初始时钟信号，基于所述谐振电路生成脉冲信号，所述脉冲信号的宽度与所述谐振电路的谐振频率相关；所述时钟树传输模块包括多个级联的信号传输单元，所述信号传输单元包括相连的反相器和第一电感；所述时钟树传输模块用于传输所述脉冲信号；其中，所述时钟树传输模块的谐振频率与所述谐振电路的谐振频率相同。本申请的谐振时钟系统，通过脉冲生成模块中的谐振电路基于初始时钟信号生成频率与初始时钟信号的频率相关、宽度与谐振电路的谐振频率相关的脉冲信号，并通过时钟树传输模块将脉冲信号进行传输；即无论初始时钟信号的频率怎么变化，初始时钟信号经过脉冲生成模块后产生的脉冲信号都是一个固定宽度的信号，脉冲宽度与谐振电路的谐振频率相关；结合该固定宽度的脉冲信号，时钟树传输模块的谐振频率与此脉冲信号的宽度匹配即可实现芯片的正常工作，而无需考虑当前初始时钟信号真正的频率。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的一种应用场景的示意图；
图2为本申请一实施例提供的一种谐振时钟系统的结构示意图；
图3为本申请一实施例提供的一种脉冲生成模块的电路图；
图4为本申请一实施例提供的一种图3对应的电路的时序图；
图5为本申请一实施例提供的一种逻辑控制电路中各节点的时序波形图；
图6为本申请一实施例提供的一种时钟树传输模块的电路图；
图7为本申请一实施例提供的一种图6对应的电路的时序图；
图8为本申请一实施例提供的另一种脉冲生成模块的电路图；
图9为本申请一实施例提供的一种图8对应的电路的时序图；
图10为本申请一实施例提供的另一种谐振时钟系统的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
芯片在工作时的工作频率并不确定，会随着工作状态在预设的频率范围内进行动态调频，但谐振时钟电路由于原理限制，只能在特定的谐振频率点上实现功耗和性能的优化，在其他频率点上反而会增加芯片的功耗、损害信号的质量。
同时，对于传统由电感和电容组成的谐振电路，其在设计时计算好的最佳谐振工作点，会由于硅后制造偏移、片上信号干扰等现象，发生未知的飘摆，使得芯片在使用时难以达到设计中的最佳工作状态。
在一些方案中，在芯片中采用多电感并联的电路结构，将谐振电路的谐振频率点进行扩充，并在工作时通过选择连入的电感支路数量或电感大小，动态调节谐振频率点，使其尽量适应芯片当前工作状态。其中，具体连入的支路数量和选型，可以根据芯片电路模式进行自由切换。然而，在芯片上设计一个高质量因数的电感往往要占据大量设计资源，常见于对高层布线资源进行占用，这会与数字芯片中的电源地设计发生资源竞争。上述并联电感的方式无疑会引入更多的电感，这也意味着在实现时需要占用更多的电感资源，增加整体芯片的制造成本和收敛难度。芯片上可以并联的电感数量有限，在各种连接情况下谐振电路的谐振频率点也是数个定值构成的集合，当芯片工作在非上述集合中的频率状态下时，依旧无法获得最优的功耗优化状态，只能工作在一个相对较优的工作状态，无法完全发挥电感的作用。
因此，本申请提出一种可以适应变频变压且具有一定抗干扰能力的谐振时钟电路。
图1为本申请提供的一种应用场景的示意图。如图1所示，时钟源生成初始时钟信号，通过本申请提供的谐振时钟系统，初始时钟信号可被转化为脉冲信号并传输到各个负载。
谐振时钟系统的具体结构和功能可以参考以下各实施例。
图2为本申请一实施例提供的一种谐振时钟系统的结构示意图，如图2所示的，本实施例提供的谐振时钟系统包括：相连接的脉冲生成模块201和时钟树传输模块202。其中，脉冲生成模块201包括谐振电路203，该脉冲生成模块201用于根据获取到的初始时钟信号，基于谐振电路203生成脉冲信号，脉冲信号的宽度与谐振电路203的谐振频率相关。时钟树传输模块202包括多个级联的信号传输单元204，信号传输单元204包括相连的反相器205和第一电感206；时钟树传输模块202用于传输脉冲生成模块201生成的脉冲信号。时钟树传输模块202的谐振频率与谐振电路203的谐振频率相同。
本实施例的谐振时钟系统，通过脉冲生成模块中的谐振电路基于初始时钟信号生成宽度与谐振电路的谐振频率相关的脉冲信号，并通过时钟树传输模块将脉冲信号进行传输。即无论初始时钟信号的频率怎么变化，初始时钟信号经过脉冲生成模块后产生的信号都是一个固定宽度的脉冲。只要时钟树传输模块的谐振频率与此脉冲信号的宽度匹配即可实现芯片的正常工作，而无需考虑当前初始时钟信号真正的频率。另外，时钟树传输模块中的反相器和第一电感连接，电感可以协助时钟树传输模块进行充放电，优化时钟树传输模块的功耗使得脉冲信号传输过程中进一步降低功耗损失。
因为脉冲生成模块201的本质是，在初始时钟信号的沿(上升沿或下降沿)生成一个脉冲信号，所以该脉冲信号的频率必然与初始时钟信号的频率相同。而脉冲信号是基于谐振电路203生成的，所以脉冲信号的宽度必定与谐振电路203的谐振频率相关。故初始时钟信号的频率发生变化也只会影响脉冲信号的频率，而不会影响脉冲信号的宽度。要将脉冲信号传递到芯片中的各个负载，只需要保证时钟树传输模块202的谐振频率与谐振电路203的谐振频率相同，即时钟树传输模块202的谐振频率与脉冲信号的宽度相关，即可最大程度地降低传输过程的损耗。
但是需要注意的是，设计的脉冲信号的宽度要保证满足小于芯片工作时可能的最小工作周期，也就是保证在半个时钟周期中，足够生成一个脉冲信号。
脉冲信号的宽度与谐振电路203的谐振频率相关，时钟树传输模块202的谐振频率与谐振电路203的谐振频率相同，这两个条件可以基于具体的电路结构实现，具体实现方式可以参考以下实施例。
在一些实施例中，谐振时钟系统包括电源端。脉冲生成模块201具体可以用于：在脉冲生成模块201的总输入端接收到的初始时钟信号出现上升沿后，控制谐振电路203振荡放电，以使脉冲生成模块201的总输出端的电压振荡变化；在脉冲生成模块201的总输出端的电压由低变高并达到预设电压值后，切断谐振电路203的振荡放电，由谐振时钟系统的电源端为谐振电路203中的电容充电，以提高总输出端的电压。其中，预设电压值可以根据实际需求进行设置。
其中，谐振时钟系统的电源端为整个系统提供稳定电压，使谐振时钟系统中的各器件可正常工作。
由于谐振电路203放电并生成脉冲信号的过程是在初始时钟信号的上升沿处触发的，因而，脉冲信号的出现时刻即可表征初始时钟信号的上升沿出现时刻，即相当于将初始时钟信号的上升沿信息进行保留，并以脉冲信号的形式传播到谐振时钟系统中的各负载。
根据谐振电路203的特性，由于该电路中寄生电阻的存在，振荡信号在第一个振荡周期中，可以达到的最大反弹电压的电压值必定无法达到谐振时钟系统电压值，此时切断振荡过程，无法获得一个满摆幅的信号波形，因此通过电源端接管充电的方式将总输出端的电压拉到谐振时钟系统所需要的高电平，能够得到完整的满摆幅脉冲信号。
参考图3，为了实现上述实施例中谐振电路203在上升沿处振荡放电的功能，脉冲生成模块201的结构还可以包括：开关控制电路301、逻辑控制电路302以及第一总控制端303。开关控制电路301分别与逻辑控制电路302以及第一总控制端303连接。
具体的，初始时钟信号CLK通过开关控制电路301的第一输入端(也即脉冲生成模块201的总输入端)输入开关控制电路301，通过逻辑控制电路302的第一输入端输入逻辑控制电路302，开关控制电路301的输出端(也即脉冲生成模块201的总输出端)输出信号out通过逻辑控制电路302的第二输入端输入逻辑控制电路302，逻辑控制电路302的输出端即为第一总控制端303，输出控制信号CH通过开关控制电路301的第二输入端输入开关控制电路301。
其中，逻辑控制电路302，用于在其第一输入端输入的初始时钟信号CLK出现上升沿后，控制第一总控制端303的信号CH延迟第一预设时间后变为高电平，该高电平被输入开关控制电路301后控制谐振电路203通过开关控制电路301的输出端振荡放电；在输出端信号out的电压由低变高并达到预设电压值后，控制第一总控制端303的信号CH变为低电平，切断谐振电路203的振荡放电，由电源端为谐振电路203中的电容充电；开关控制电路301，用于控制谐振电路203振荡放电，或者，控制电源端为谐振电路203中的电容充电。
可选的，初始时钟信号CLK输入逻辑控制电路302后，在该逻辑控制电路302中逻辑器件的作用下，最终在逻辑控制电路302的输出端输出CH，上述逻辑器件将导致第一预设时间的信号延迟。延迟的第一预设时间由具体的电路结构和器件选型决定，实际时长较小。
整个谐振电路203的主要功能为：在初始时钟信号上升沿处产生一个由串联电感和负载电容构成谐振电路的谐振频率所决定的低电平脉冲信号。
仍参考图3，在脉冲生成模块201中，逻辑控制电路302包括：与门、与非门、多个延迟单元以及偶数个反相器。延迟单元以D标示，反相器以E标示。其中，脉冲生成模块201的总输入端401通过多个延迟单元D连接到与非门的第一输入端；脉冲生成模块201的总输出端402通过偶数个反相器E连接到与非门的第二输入端；与非门的输出端与与门的第一输入端连接，脉冲生成模块201总输入端401与与门的第二输入端连接；与门的输出端与第一总控制端303连接。
开关控制电路301包括：第一晶体管Q1、第二晶体管Q2、上拉开关Q3、下拉开关Q4；第一晶体管Q1的第一端与电源端Vdd连接，第一晶体管Q1的第二端与第二晶体管Q2的第一端以及总输出端402连接，第一晶体管Q1的控制端与总输入端401连接；第二晶体管Q2的第二端与谐振电路203中的第二电感L的一端连接，第二晶体管Q2的控制端与总输入端401连接；下拉开关Q4的第一端与第二电感L的另一端连接，下拉开关Q4的控制端与第一总控制端303连接，下拉开关Q4的第二端接地；上拉开关Q3的第一端与电源端Vdd连接，上拉开关Q3的第二端与总输出端402连接，上拉开关Q3的控制端与第一总控制端303连接，接收第一总控制端303的控制信号的反向信号。在图中还示出了电路的等效电容C，等效电容C的一端连接总输出端402，另一端接地。
其中，第一晶体管Q1可以为P型场效应管，第一晶体管Q1的第一端为漏极，第二端为源极，控制端为栅极；第二晶体管Q2可以为N型场效应管，第二晶体管Q2的第一端为漏极，第二端为源极，控制端为栅极；上拉开关Q3可以为P型场效应管，上拉开关Q3的第一端为漏极，第二端为源极，控制端为栅极；下拉开关Q4可以为N型场效应管，下拉开关Q4的第一端为漏极，第二端为源极，控制端为栅极。
本发明实施例中，脉冲生成模块201的总输入端401的输入信号(即初始时钟信号)CLK和总输出端402的输出信号out相当于逻辑控制电路302的输入，逻辑控制电路302的输出信号即为第一总控制端303的控制信号CH。
图4为本申请提供的图3对应的电路的时序波形图。参考图4，当输入信号CLK为低电平时，第一晶体管Q1打开，输出信号out预充为高电平；当输入信号CLK变为高电平时，第一晶体管Q1关断，第二晶体管Q2打开，此时第一总控制端的控制信号CH为高电平，下拉开关打开，此时负载电容C与第二电感L组成谐振电路。若此时系统参数可以满足下式，则在输出端会产生振荡电信号。
Figure BDA0003122255870000111
其中，R为此时脉冲生成模块201中的等效电阻，包括第二晶体管Q2导通电阻、线电阻等寄生电阻、下拉开关Q4的导通电阻等；l为电感器L的有效电感值；c为系统的等效电容，包括第二晶体管Q2的寄生电容、下拉开关Q4的寄生电容、线电容和负载电容。
假设第一总控制端303的控制信号CH一直为高电平，保证下拉开关Q4一直导通，则谐振时钟系统将处于振荡放电状态。设定下拉开关Q4的第二端接地，则输出信号可以通过下式表示：
Figure BDA0003122255870000112
Figure BDA0003122255870000113
其中，uout为总输出端输出信号电压；Vdd为电源端电压；ω0为谐振角频率，ω为固有振荡角频率；β为谐振相角；δ为衰减系数。即电路在
Figure BDA0003122255870000114
的包络下，以角频率ω进行振荡放电，总输出端的输出信号out的波形将会如图4中的①线所示。
参考图4中CH对应的波形、out的实际输出波形②线和图5对应的逻辑控制电路302中各节点的波形，对控制信号CH实际工作过程说明如下。在输入信号CLK为低电平时，CH为低电平，此时上拉开关Q3打开，可以提供辅助充电功能，优化信号质量；当输入信号CLK变为高电平后，由于inD节点(输入信号CLK接入与非门的节点)的信号是在CLK的基础上经过了一定延迟后获得，因此短时间内inD节点处的信号依旧为低电平，此时C0节点(与非门的输出节点)为高电平，由于最后一级与门输入端此时都为1，CH上拉为高电平，下拉开关Q4打开，配合第二晶体管Q2，总输出端与第二电感L形成谐振通路；当输入信号CLK的高电平经过一定延时传递到inD节点时，此时总输出端已经完成放电，变为低电平，C0节点仍保持高电平，电路通路未发生改变；当输出信号out的电平逐渐在谐振的作用下抬高，并超过输出信号out连接的第一个反相器的采样电平后，outD节点(输出信号out接入与非门的节点)获得高电平，C0节点变为低电平，控制信号CH在与门的作用下变为低电平。此时，下拉开关Q4关断，谐振通路断开，上拉开关Q3导通，继续为电容C充电。
控制信号CH的作用，就是当总输出端电平上升到一定高度时，切断谐振电路的振荡放电，同时帮助总输出端持续充电到谐振时钟系统的系统电压。在初始时钟信号上升沿处产生一个由串联电感和负载电容构成谐振电路的谐振频率所决定的低电平脉冲信号。
结合上述的过程可知，为保证输入信号CLK的高电平传输到inD时，总输出端402的输出信号out已经完成了一部分放电，out信号的电平低于out信号输入的第一个反相器的阈值电压，且out信号未反弹超过第一个反相器的阈值电压，需要inD节点的信号相对输入信号CLK之间的延迟链时间落在图5中阴影部分内。
同时可知，由于谐振电路203中电阻(器件导通电阻、线寄生电阻和电感器件的寄生电阻)的存在，谐振过程的第一级反弹电压值(振荡过程中，总输出端的电压在第一次由低变高达到峰值的时候，总输出端电压即为振荡放电过程的第一级反弹电压)无法达到谐振时钟系统的系统电压，因此为保证第一个反相器可以成功抓取到振荡上升信号，可以使用低阈值器件作为采样器件。
为使得总输出端输出的振荡波形的最高反弹电平足够高，可以使下拉开关Q4的第二端接一个偏置电压Us。当偏置电压Us有效时，输出信号out的电压可以通过下式表示：
Figure BDA0003122255870000121
Figure BDA0003122255870000122
其中，每个参数的含义可以参考上述实施例中的说明。
综上，经过上述过程，总输出端在初始时钟信号的上升沿处产生一个低电平脉冲信号，且该低电平脉冲信号宽度由谐振电路的谐振频率决定。
但由于CMOS器件的“强0强1”问题，通过第二晶体管Q2对总输出端进行充电，电平最高只可以达到Vdd-VT-MN(VT-MN为第二晶体管Q2的阈值电压)。为了解决上述问题，开关控制电路301还可以包括：第三晶体管Q5；第三晶体管Q5的第一端与总输出端连接，第三晶体管Q5的第二端与第二晶体管Q2的第二端连接，第三晶体管Q5的控制端用于接收第一总控制端的反向信号。具体的，Q5可以为P型场效应管。
参阅图3所示，由于电感连接在晶体管Q2的接地端，所以当输入信号CLK为高电平时，晶体管Q2导通，此时电路电阻为晶体管Q2的导通电阻Ron、线寄生电阻Rwire和电感器件的寄生电阻Rind之和，即R＝Ron+Rwire+Rind；
在晶体管Q2上并联设置了一个由反相时钟信号控制的互补PMOS管Q5，当输入信号CLK为高电平时，晶体管Q2和Q5二者同时打开，此时Ron为晶体管Q2导通电阻和晶体管Q5导通电阻并联后的电阻值，相对于仅有晶体管Q2时并联晶体管Q5的方式降低了电路的导通电阻，总输出端的电压更接近于偏置电压Us。因此，通过增设互补晶体管即第三晶体管Q5，可以使得总输出端更有效得益于偏置电压Us。
在上述实施例中，脉冲生成模块能够使得脉冲信号的宽度与谐振电路的谐振频率相关；脉冲信号的宽度与谐振电路的谐振频率相关是指脉冲信号的宽度和谐振电路的谐振频率存在一定的函数关系，该函数关系如上述公式所示。时钟树传输模块能够实现将自身的谐振频率与谐振电路的谐振频率控制为相同。
在另一些实施例中，脉冲生成模块201具体可以用于：在脉冲生成模块201的总输入端接收到的初始时钟信号出现下降沿后，控制谐振电路203振荡放电，以使脉冲生成模块201的总输出端的电压振荡变化；在总输出端的电压由低变高并达到预设电压值后，切断谐振电路203的振荡放电，由电源端为谐振电路203中的电容充电，以提高总输出端的电压。
与上述实施例中的脉冲生成模块201的原理相似，不同的是，本实施例中的脉冲生成模块201是在初始时钟信号的下降沿处使谐振电路203振荡放电，可以将初始时钟信号的下降沿信息进行保留，并传播到谐振时钟系统中的各负载。在具体的电路实现过程中，可以选择其一实现脉冲生成模块201。
参考图8，为了实现上述的在初始时钟信号的下降沿处振荡放电的功能，脉冲生成模块201的结构可以包括：控制电路801、驱动电路802、反馈电路803和第二总控制端804。其中，控制电路801和驱动电路802，用于在总输入端的初始时钟信号出现下降沿后，控制谐振电路203振荡放电。具体的，控制电路801用于控制驱动电路802工作，以使驱动电路802驱动谐振电路203振荡放电。反馈电路803用于在总输出端的电压由低变高并达到预设电压值后，控制第二总控制端804的信号变为高电平；控制电路801、驱动电路802，还用于接收第二总控制端804的高电平信号，切断谐振电路203的振荡放电，由电源端为谐振电路203中的电容充电。
其中，预设电压值可以根据实际需求进行设置。根据谐振电路203的特性，总输出端的电压在第一次由低变高达到峰值的时候，总输出端电压即为振荡放电过程的第一级反弹电压，该电压值必定无法达到谐振时钟系统的系统电压值，因而预设电压值也必定小于系统电压Vdd。
在此实施例中，脉冲生成模块201的主要功能为：在初始时钟信号的下降沿处使谐振电路203振荡放电，即在初始时钟信号的下降沿处产生一个由串联电感和负载电容构成谐振电路203的谐振频率所决定的低电平脉冲信号。
仍参考图8，控制电路801包括：第八晶体管Q10、第九晶体管Q11、第十晶体管Q12、第十一晶体管Q13；其中，第八晶体管Q10的第一端与电源端Vdd连接，第二端与第九晶体管Q11的第一端连接，第八晶体管Q10的控制端与总输入端CLK、第十晶体管Q12的控制端连接；第九晶体管Q11的第二端与第十晶体管Q12的第一端、第十一晶体管Q13的第一端、控制电路801的输出端连接，第九晶体管Q11的控制端与第二总控制端804连接；第十晶体管Q12的第二端接地；第十一晶体管Q13的第二端接地，第十一晶体管Q13的控制端与第二总控制端804连接。
驱动电路802包括：第十二晶体管Q14、第十三晶体管Q15、第十四晶体管Q16；第十二晶体管Q14的第一端与电源端Vdd连接，第二端与第十三晶体管Q15的第一端、第十四晶体管Q16的第一端、脉冲生成模块201的总输出端连接，第十二晶体管Q14的控制端与控制电路801的输出端、第十三晶体管Q15的控制端连接；第十三晶体管Q15的第二端与谐振电路203中的第三电感L7的一端、第十四晶体管Q16的第二端连接；第十四晶体管Q16的控制端与控制电路801的输出端连接。
反馈电路803包括：第一反相器INV、或非门D1、第十五晶体管Q17、第十六晶体管Q18、第十七晶体管Q19；第一反相器的输入端与驱动电路802的输出端连接，第一反相器的输出端与第十六晶体管Q18的控制端、或非门D1的第一输入端连接；第十六晶体管Q18的第一端与第十五晶体管Q17的第一端、第十七晶体管Q19的第一端、第十七晶体管Q19的控制端、或非门D1的第二输入端连接；第十五晶体管Q17的控制端与总输入端连接；或非门D1的输出端与第二总控制端804连接。
其中，Q10、Q11、Q14、Q16、Q19可以为P型场效应管，Q12、Q13、Q15、Q17、Q18可以为N型场效应管。
图9为本申请提供的图8对应的电路的时序波形图。参考图8和图9，当初始时钟信号CLK工作状态为p1时，初始时钟信号CLK为高电平，总输出端的输出信号out_Pulse恒为高电平。此时第二总控制端的控制信号CON经过反馈电路预充电为低电平。
当初始时钟信号CLK工作状态为p2时，初始时钟信号CLK变为低电平，控制电路801的输出信号con_Pulse信号经过预充电打开的第九晶体管Q11和刚刚导通的第八晶体管Q10，充电为高电平，此时驱动电路802部分的第十三晶体管Q15打开，第三电感L7连入电路，进入谐振模式。上述过程经过时间Dn3。
当经过半个谐振周期π/ω后，总输出端的输出信号out_Pulse电压降到谐振电路电压的最低点，此时的电压足以使得第一反相器INV取反变为高电平。这意味着反馈电路803中的第十六晶体管Q18打开，Q18第一端接节点c1在上个工作状态下预充电的高电平被释放，此后，c1节点的电压一直通过第十七晶体管Q19维持在低电平。
此后再经过半个谐振周期π/ω后，理论上经过指定延时时长(D(res_Vth))后，总输出端的输出信号out_Pulse的电压上升到谐振电路电压的最高点。但在输出信号out_Pulse的电压上升到电压最高点之前，先达到第一反相器INV的阈值电压V_th，反相器INV再次取反，此反相器INV输出的信号inv_Pulse变为低电平，此时反馈电路803中D1的两个输入端均为低电平，其输出的控制信号con变为高电平(此步骤经过延时D_feedback)。反馈过程结束，成功获得一个和振荡频率相关的脉冲信号out_Pulse。
当初始时钟信号CLK工作状态为p3时：控制电路801接收到高电平con，con_Pulse的上拉通路(Q10和Q11构成的通路)关闭，下拉通路(Q12和Q13构成的通路)打开，随后驱动电路802的第十二晶体管Q14打开，退出谐振模式，输出信号out_Pulse电压被辅助从谐振电路电压的最高值进一步上拉到谐振时钟系统的电平。
综上，经过上述过程，脉冲生成模块在初始时钟信号的下降沿处产生一个低电平脉冲信号，且信号宽度由谐振电路的谐振频率决定。脉冲生成模块通过谐振电路生成指定脉冲宽度，复用上一时刻输出端存储的能量，只需补充少量寄生电阻造成的能量消耗即可，因此可以有效节省电路功耗。同时，相比传统电路，缩减了延迟链长度，从而减少了每一级延迟的能量损耗。
图6为本申请一实施例提供的一种时钟树传输模块的电路图，如图6所示的，信号传输单元204包括两级反相器601、602以及第一电感206；其中，第一级反相器601的第一端与电源端Vdd连接，第一级反相器601的第二端与地连接，第一级反相器601的控制端与上一信号传输单元或脉冲生成模块的总输出端连接；第二级反相器602的第一端与电源端连接，第二级反相器602的第二端通过第一电感206与地连接，第二级反相器602的控制端与第一级反相器601的输出端连接；第二级反相器602的输出端与下一信号传输单元或负载的输入端连接。
具体的，仍参考图6，第一级反相器601包括：第四晶体管Q6和第五晶体管Q7；第四晶体管Q6的第一端与电源端连接，第四晶体管Q6的第二端与第五晶体管Q7的第一端和第二级反相器602的控制端连接，第四晶体管Q6的控制端与上一信号传输单元或脉冲生成模块的总输出端连接；第五晶体管Q7的第二端与地连接，第五晶体管Q7的控制端与上一信号传输单元或脉冲生成模块的总输出端连接；第二级反相器602包括：第六晶体管Q8和第七晶体管Q9；第六晶体管Q8的第一端与电源端连接，第六晶体管Q8的第二端与第七晶体管Q9的第一端和下一信号传输单元或负载的输入端连接，第六晶体管Q8的控制端与第一级反相器601的输出端连接；第七晶体管Q9的第二端通过第一电感206与地连接，第七晶体管Q9的控制端与第一级反相器601的输出端连接。
信号传输单元204由一个小输入电容的反相器和一个大驱动能力的谐振反相器组成。其中第一级反相器601由小尺寸器件构成，保证了系统的输入电容较小，同时对通过脉冲生成模块输入的脉冲信号的波形进行反相和整型，使得脉冲宽度进一步靠近第二级反相器602的谐振宽度；第二级反相器602在接地端串联第一电感206，当第七晶体管Q9与第一电感206构成的下拉通路打开时，第二级反相器602的输出端在上一时刻获得的电场能部分转化为第一电感206的磁场能，然后电感磁场能反哺回输出端电容，使得输出端电压先降后增，由于上述过程中不可避免的产生能量损耗，电感206只能帮助输出端上升一部分电压，后续充电过程由在节点O控制下打开的上拉通路进行。图7为本申请一实施例提供的图6对应的电路的时序图。
将信号传输单元204进行级联，在驱动大负载时，电感206可以协助电路进行充放电，优化电路功耗，这样整体时钟树上每一级均可得到能量优化。由于整个时钟树上传播的是脉冲信号，因此天然适用于锁存器构成的电路。
图10为本申请一实施例提供的另一种谐振时钟系统的结构示意图。本实施例提供的谐振时钟系统还可以包括：时钟原始输出模块101和/或负载模块102。
其中，时钟原始输出模块101，与脉冲生成模块201连接，用于生成初始时钟信号并发送给脉冲生成模块201。
负载模块102，与时钟树传输模块202连接，用于根据时钟树传输模块202输出的信号进行数据处理。
参考以上实施例，当脉冲生成模块201采用图3对应的电路结构时，总输出端402输出的out信号输入时钟树传输模块202；当脉冲生成模块201采用图8对应的电路结构时，驱动电路802的总输出端输出的out_Pulse信号输入时钟树传输模块202。
当负载为触发器或负载时序器件等对时钟占空比有严格要求的器件时(常见为50％)，谐振时钟系统还包括：信号整形电路103；负载模块102与时钟树传输模块202之间通过信号整形电路103连接；信号整形电路103用于将时钟树传输模块202输出的信号整形为预设占空比的方波信号并发送给负载模块102。
本申请的技术方案可以对脉冲生成电路部分进行功耗优化。其中，脉冲生成模块通过谐振电路生成指定脉冲宽度，复用上一时刻输出端存储的能量，只需补充少量寄生电阻造成的能量消耗即可，因此可以有效节省电路功耗。同时，相比传统电路，本发明实施例提供的谐振时钟系统缩减了延迟链长度，从而减少了每一级延迟的能量损耗。另外，时钟树传输模块中的每一级均可以得到功耗优化，功耗优化能力在30％以上。因此，全局时钟树上的功耗在上述两个单元的共同加成下，功耗可以得到大幅度全局优化。
本申请的技术方案可以适应于任意频率。由于时钟树工作的脉冲信号由脉冲生成模块决定，因此只要电路的工作周期大于脉冲生成模块可以产生的最小脉冲宽度，电路就可以在不改变系统电感值的条件下正常工作，且达到最大功耗优化状态。
本申请的技术方案可以有效降低系统所需电感值。由于脉冲宽度小于半周期，根据谐振频率
Figure BDA0003122255870000181
可知，当电阻R较小时，谐振周期可以近似为
Figure BDA0003122255870000182
在负载C一定的条件下，谐振所需周期T越大，设计中需要附加的电感L越大。在本申请中，谐振所需周期远小于系统时钟频率，也就是需要的电感值L可以有效减小，从而减少构成电感所需的面积和设计代价。
本申请的技术方案可以自适应片上波动。由于脉冲生成模块和后续传输模块的根本谐振原理相同，因此在片上波动(on chip variations，OCV)的影响下，可以获得相同的变化趋势，进行等比例参数偏移，达到脉冲宽度的自适应，使得后续缓冲电路可以更精确地工作在最初设计的功耗优化的最优范围内。
本申请实施例还提供一种芯片，包括：如上述实施例中的谐振时钟系统。
在一些具体的实现方式中，此芯片中还可以包括片上全局时钟分布网络、局部时钟分布网络、使用脉冲锁存器(pulsed-latch)系统的数字电路、具有生成脉冲需求的电路、具有远距离信号传递需求的电路等电路结构。
谐振时钟系统的具体电路结构和工作原理可以参考上述实施例中的描述，本申请实施例的芯片因为采用了上述实施例的谐振时钟系统，其可以达到同样的技术效果，此处不再赘述。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (16)

1.一种谐振时钟系统，其特征在于，包括：相连的脉冲生成模块和时钟树传输模块；
所述脉冲生成模块包括谐振电路，所述脉冲生成模块用于根据获取到的初始时钟信号，基于所述谐振电路生成脉冲信号，所述脉冲信号的宽度与所述谐振电路的谐振频率相关；
所述时钟树传输模块包括多个级联的信号传输单元，所述信号传输单元包括相连的反相器和第一电感；所述时钟树传输模块用于传输所述脉冲信号；
其中，所述时钟树传输模块的谐振频率与所述谐振电路的谐振频率相同。
2.根据权利要求1所述的系统，其特征在于，所述系统还包括电源端；
所述脉冲生成模块具体用于：
在所述脉冲生成模块的总输入端接收到的所述初始时钟信号出现上升沿后，控制所述谐振电路振荡放电，以使所述脉冲生成模块的总输出端的电压振荡变化；
在所述总输出端的电压由低变高并达到预设电压值后，切断所述谐振电路的振荡放电，由电源端为所述谐振电路中的电容充电，以提高所述总输出端的电压。
3.根据权利要求2所述的系统，其特征在于，所述脉冲生成模块还包括：开关控制电路、逻辑控制电路以及第一总控制端；
其中，所述逻辑控制电路，用于在所述总输入端接收到的所述初始时钟信号出现上升沿后，控制所述第一总控制端的信号延迟第一预设时间后变为高电平，以控制所述谐振电路振荡放电；以及
在所述总输出端的电压由低变高并达到预设电压值后，控制所述第一总控制端的信号变为低电平，切断所述谐振电路的振荡放电，由所述电源端为谐振电路中的电容充电；
所述开关控制电路，用于根据所述第一总控制端的信号变化控制所述谐振电路振荡放电，或者，控制所述电源端为谐振电路中的电容充电。
4.根据权利要求3所述的系统，其特征在于，所述逻辑控制电路包括：与门、与非门、多个延迟单元以及偶数个反相器；
其中，所述总输入端通过多个延迟单元连接到所述与非门的第一输入端；所述总输出端通过偶数个反相器连接到所述与非门的第二输入端；所述与非门的输出端与所述与门的第一输入端连接，所述总输入端与所述与门的第二输入端连接；所述与门的输出端与所述第一总控制端连接。
5.根据权利要求3或4所述的系统，其特征在于，所述开关控制电路包括：第一晶体管、第二晶体管、上拉开关、下拉开关；
所述第一晶体管的第一端与所述电源端连接，第二端与所述第二晶体管的第一端以及所述总输出端连接，所述第一晶体管的控制端与所述总输入端连接；所述第二晶体管的第二端与所述谐振电路中的第二电感的一端连接，所述第二晶体管的控制端与所述总输入端连接；所述下拉开关的第一端与所述第二电感的另一端连接，所述下拉开关的控制端与所述第一总控制端连接；所述上拉开关的第一端与所述电源端连接，第二端与所述总输出端连接，所述上拉开关的控制端与所述第一总控制端连接。
6.根据权利要求5所述的系统，其特征在于，所述开关控制电路还包括：第三晶体管；
所述第三晶体管的第一端与所述总输出端连接，所述第三晶体管的第二端与所述第二晶体管的第二端连接，所述第三晶体管的控制端用于接收所述第一总控制端的反向信号。
7.根据权利要求1所述的系统，其特征在于，所述系统还包括电源端；
所述脉冲生成模块具体用于：
在所述脉冲生成模块的总输入端接收到的所述初始时钟信号出现下降沿后，控制所述谐振电路振荡放电，以使所述脉冲生成模块的总输出端的电压振荡变化；
在所述总输出端的电压由低变高并达到预设电压值后，切断所述谐振电路的振荡放电，由电源端为所述谐振电路中的电容充电，以提高所述总输出端的电压。
8.根据权利要求7所述的系统，其特征在于，所述脉冲生成模块包括：控制电路、驱动电路、反馈电路和第二总控制端；
其中，所述控制电路、驱动电路，用于在所述总输入端接收到的所述初始时钟信号出现下降沿后，控制所述谐振电路振荡放电；以及
所述反馈电路用于在所述总输出端的电压由低变高并达到预设电压值后，控制所述第二总控制端的信号变为高电平；
所述控制电路、驱动电路，还用于接收第二总控制端的高电平信号，切断所述谐振电路的振荡放电，由所述电源端为谐振电路中的电容充电。
9.根据权利要求8所述的系统，其特征在于，所述控制电路包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管；
其中，所述第八晶体管的第一端与所述电源端连接，第二端与所述第九晶体管的第一端连接，所述第八晶体管的控制端与所述总输入端、所述第十晶体管的控制端连接；所述第九晶体管的第二端与所述第十晶体管的第一端、所述第十一晶体管的第一端、所述控制电路的输出端连接，所述第九晶体管的控制端与所述第二总控制端连接；所述第十晶体管的第二端接地；所述第十一晶体管的第二端接地，所述第十一晶体管的控制端与所述第二总控制端连接。
10.根据权利要求8或9所述的系统，其特征在于，所述驱动电路包括：第十二晶体管、第十三晶体管、第十四晶体管；
所述第十二晶体管的第一端与所述电源端连接，第二端与所述第十三晶体管的第一端、所述第十四晶体管的第一端、所述脉冲生成模块的总输出端连接，所述第十二晶体管的控制端与所述控制电路的输出端、第十三晶体管的控制端连接；所述第十三晶体管的第二端与所述谐振电路中的第三电感的一端、所述第十四晶体管的第二端连接；所述第十四晶体管的控制端与所述控制电路的输出端连接。
11.根据权利要求8或9所述的系统，其特征在于，所述反馈电路包括：第一反相器、或非门、第十五晶体管、第十六晶体管、第十七晶体管；
所述第一反相器的输入端与所述驱动电路的输出端连接，所述第一反相器的输出端与所述第十六晶体管的控制端、所述或非门的第一输入端连接；所述第十六晶体管的第一端与所述第十五晶体管的第一端、所述第十七晶体管的第一端、所述第十七晶体管的控制端、所述或非门的第二输入端连接；所述第十五晶体管的控制端与所述总输入端连接；所述或非门的输出端与所述第二总控制端连接。
12.根据权利要求2或7所述的系统，其特征在于，所述信号传输单元包括两级反相器以及第一电感；
其中，第一级反相器的第一端与所述电源端连接，所述第一级反相器的第二端与地连接，所述第一级反相器的控制端与上一信号传输单元或所述脉冲生成模块的总输出端连接；第二级反相器的第一端与所述电源端连接，所述第二级反相器的第二端通过所述第一电感与地连接，所述第二级反相器的控制端与所述第一级反相器的输出端连接；所述第二级反相器的输出端与下一信号传输单元或负载的输入端连接。
13.根据权利要求12所述的系统，其特征在于，
所述第一级反相器包括：第四晶体管和第五晶体管；
所述第四晶体管的第一端与所述电源端连接，所述第四晶体管的第二端与所述第五晶体管的第一端和所述第二级反相器的控制端连接，所述第四晶体管的控制端与上一信号传输单元或所述脉冲生成模块的总输出端连接；所述第五晶体管的第二端与地连接，所述第五晶体管的控制端与上一信号传输单元或所述脉冲生成模块的总输出端连接；
所述第二级反相器包括：第六晶体管和第七晶体管；
所述第六晶体管的第一端与所述电源端连接，所述第六晶体管的第二端与所述第七晶体管的第一端和下一信号传输单元或负载的输入端连接，所述第六晶体管的控制端与所述第一级反相器的输出端连接；所述第七晶体管的第二端通过所述第一电感与地连接，所述第七晶体管的控制端与所述第一级反相器的输出端连接。
14.根据权利要求1所述的系统，其特征在于，所述系统还包括：
时钟原始输出模块，与所述脉冲生成模块连接，用于生成初始时钟信号并发送给所述脉冲生成模块；
和/或，
负载模块，与所述时钟树传输模块连接，用于根据所述时钟树传输模块输出的信号进行数据处理。
15.根据权利要求14所述的系统，其特征在于，所述系统还包括：信号整形电路；
所述负载模块与所述时钟树传输模块之间通过所述信号整形电路连接；
所述信号整形电路用于将所述时钟树传输模块输出的信号整形为预设占空比的方波信号并发送给所述负载模块。
16.一种芯片，其特征在于，包括：如权利要求1-15任一项所述的谐振时钟系统。
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CN116521248A (zh) * 2023-07-03 2023-08-01 深圳砺驰半导体科技有限公司 芯片唤醒电路、芯片唤醒方法、芯片、部件及电子设备

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CN116521248B (zh) * 2023-07-03 2023-12-15 深圳砺驰半导体科技有限公司 芯片唤醒电路、芯片唤醒方法、芯片、部件及电子设备

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