CN115498041A - 具有屏蔽栅极和多阶梯外延层结构的超级势垒整流器 - Google Patents

具有屏蔽栅极和多阶梯外延层结构的超级势垒整流器 Download PDF

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Abstract

本发明公开了一种新型的屏蔽栅沟槽式(SGT)超级势垒整流器(SBR)，其外延层具有特殊的多阶梯外延层(MSE)结构，所述MSE的掺杂浓度自衬底至外延层的上表面方向呈阶梯式递减，其中每个MSE都具有均匀的掺杂浓度。特殊的MSE结构显著降低了器件的正向电压Vf，也使得将SGT MOSFET与SBR集成于一个单芯片的集成电路，获得低比导通电阻、低反向恢复时间以及高雪崩能力的优势。

Description

具有屏蔽栅极和多阶梯外延层结构的超级势垒整流器
技术领域
本发明主要涉及半导体功率器件，更具体地，本发明涉及屏蔽栅沟槽式(SGT)超级势垒整流器(SBR)，其具有多阶梯外延层(MSE)结构以获得更好的器件性能。
背景技术
图1A所示为具有均匀外延层的传统SGT SBR，与传统的单栅沟槽式SBR相比，其具有更低的栅电荷和比导通电阻，这归因于漂移区内氧化层电荷平衡区以及栅极下方厚氧化层的存在。然而，由于芯片间距的减小，器件的芯片尺寸也变小，传统的SGT SBR面临雪崩能力退化的问题。典型地，在均匀的外延层中，两个电场和碰撞电离峰分别位于沟道区和沟槽底部附近，且沟道区附近的电场强度总是高于沟槽底部的电场强度，从而导致沟道区附近发生雪崩。存在于沟道区的寄生双极晶体管(n+/p/N)很容易被开启，从而导致器件在较低的雪崩能量等级时失效。
美国专利号11,114,558中，Hsieh公开了一种与SGT SBR集成于一个单芯片的SGTMOSFET(如图1C所示)，以降低开关损耗。集成的SBR为MOS沟道中的多数载流子创造了一个低电位势垒，该势垒可通过改变栅氧化层厚度、体区掺杂浓度以及沟道长度来进行调节。相比传统的肖特基势垒整流器，所述的SBR具有更低的正向电压Vf和更低的反向漏电流Ir。此外，相比传统的肖特基势垒整流器，所述的SBR在高温下具有更好更可靠的性能。美国专利号11,114,558所公开的集成电路的外延层，为具有均匀掺杂浓度的单一外延层，如图1C所示。将SGT SBR集成于SGT MOSFET的目的是，通过将SGT SBR的正向电压Vf调节至低于SGTMOSFET的寄生体二极管来避免SGT MOSFET的寄生体二极管的开启。由于反向恢复电荷Qrr显著降低，开关速度得到提高。然而，为了获得更高的击穿电压，要提高漂移区的电阻率，因此要在击穿电压与正向电压Vf间做一个折衷，因为当击穿电压增大时，正向电压Vf也随之增大。
因此，仍需要提供一种新型的器件和集成电路结构以解决上述所涉及的问题和限制，可通过降低沟道区附近的电场强度使得雪崩发生在沟槽底部而非沟道区，从而进一步提升器件的直流/交流(DC/AC)性能和器件的坚固性。
发明内容
本发明公开了一种新型的SGT SBR，其外延层具有特殊的MSE结构，所述MSE的掺杂浓度自衬底至外延层的上表面方向呈阶梯式递减，其中每个MSE都具有均匀的掺杂浓度。由于沟道区附近的掺杂浓度最低，沟道区附近的电场强度低于沟槽底部。使得雪崩发生在沟槽底部而非沟道区，从而增强了雪崩能力或器件的坚固度。此外，特殊的MSE结构显著降低了器件的正向电压Vf。
本发明的一个方面，是公开了一种SGT SBR，所述SGT SBR形成在具有第一导电类型的外延层内，所述外延层位于具有第一导电类型的衬底之上，其进一步包括：多个栅沟槽，其被具有第一导电类型的源区所包围，源区位于具有第二导电类型的体区中，并接近外延层的上表面，其中，每个栅沟槽都包括一个栅极和一个屏蔽栅极；屏蔽栅极与外延层间通过第一绝缘层实现绝缘，栅极与外延层间通过栅氧化层实现绝缘，屏蔽栅极与栅极间通过多晶硅间氧化层(IPO)实现绝缘，栅氧化层围绕栅极，且栅氧化层的厚度小于第一绝缘层；一个氧化层电荷平衡区，位于相邻的栅沟槽之间；体区、屏蔽栅极、栅极和源区，通过多个沟槽式接触区连至源金属；外延层具有MSE结构，其掺杂浓度自衬底至外延层的上表面方向呈阶梯式递减，其中每个MSE都具有均匀的掺杂浓度。
根据本发明的另一个方面，在一些优选实施例中，栅极位于屏蔽栅极之上。在另一些优选实施例中，屏蔽栅极位于沟槽中间，栅极围绕屏蔽栅极的上部两侧形成。
根据本发明的另一个方面，在一些优选实施例中，外延层包括至少两个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层以及位于下外延层之上、掺杂浓度为D2的上外延层，其中，D1和D2的关系为D2<D1。在另一些优选实施例中，外延层包括至少三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层，掺杂浓度为D2的中外延层以及掺杂浓度为D3的上外延层，其中，D1，D2和D3的关系为D3<D2<D1。
根据本发明的另一个方面，在一些优选实施例中，MSE具有位于衬底之上、栅沟槽底部之下的下外延层。
根据本发明的另一个方面，在一些优选实施例中，栅沟槽的每个侧壁基本垂直于外延层的上表面，二者间的夹角范围为88°至90°。
根据本发明的另一个方面，在一些优选实施例中，如果第一导电类型为N型，则第二导电类型为P型。在另一些优选实施例中，如果第一导电类型为P型，则第二导电类型为N型。
本发明还公开了一种集成电路，所述集成电路包含集成于单芯片的SGT MOSFET和SBR，其具有特殊的MSE结构，使得集成电路获得低比导通电阻、低反向恢复时间以及高雪崩能力的优势。
根据本发明的另一个方面，是公开了一种集成电路，所述集成电路包含水平置于单芯片上两不同区域的SGT MOSFET和SBR，其进一步包括：一个具有第一导电类型的外延层，所述外延层位于具有第一导电类型的衬底之上，且衬底的掺杂浓度高于外延层；所述SGT MOSFET进一步包括：多个形成于外延层内的第一类型沟槽，每个第一类型沟槽内均填充以一个第一屏蔽栅极和一个第一栅极，第一屏蔽栅极与外延层间通过第一绝缘层实现绝缘，第一栅极与外延层间通过第一栅氧化层实现绝缘，第一屏蔽栅极与第一栅极间彼此绝缘；一个具有第二导电类型的第一体区，其包含一个具有第一导电类型的源区，并围绕被衬以第一栅氧化层的第一栅极；所述SBR还进一步包括：至少一个与第一类型沟槽并列形成的第二类型沟槽，第二类型沟槽内填充以一个第二屏蔽栅极和一个第二栅极，第二屏蔽栅极与外延层间通过第二绝缘层实现绝缘，第二栅极与外延层间通过第二栅氧化层实现绝缘，第二屏蔽栅极与第二栅极间彼此绝缘；第二栅氧化层的厚度小于第一栅氧化层；一个具有第二导电类型的第二体区，其包含第二源区，并围绕被衬以第二栅氧化层的第二栅极；第一体区、第二体区、第一源区、第二源区和第二栅极均通过多个沟槽式接触区连至源金属；相比第一体区，第二体区具有更浅的结深和更低的掺杂浓度；外延层具有MSE结构，其掺杂浓度自衬底至外延层的上表面方向呈阶梯式递减，其中每个MSE都具有均匀的掺杂浓度。
根据本发明的另一个方面，在一些优选实施例中，外延层包括至少两个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层以及位于下外延层之上、掺杂浓度为D2的上外延层，其中，D1和D2的关系为D2<D1。在另一些优选实施例中，外延层包括至少三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层，掺杂浓度为D2的中外延层以及掺杂浓度为D3的上外延层，其中，D1，D2和D3的关系为D3<D2<D1。
根据本发明的另一个方面，在一些优选实施例中，MSE具有位于衬底之上、栅沟槽底部之下的下外延层。
根据本发明的另一个方面，在一些优选实施例中，在每个第一类型沟槽内，第一屏蔽栅极位于沟槽的较低部分、第一栅极位于沟槽的较高部分，且第一屏蔽栅极与第一栅极间通过第三绝缘层实现绝缘；在每个第二类型沟槽内，第二屏蔽栅极位于沟槽的较低部分、第二栅极位于沟槽的较高部分，且第二屏蔽栅极与第二栅极间通过第四绝缘层实现绝缘。在另一些优选实施例中，在每个第一类型沟槽内，第一屏蔽栅极位于沟槽中间、第一栅极围绕第一屏蔽栅极的上部两侧形成，且第一屏蔽栅极和第一栅极间通过第三绝缘层实现绝缘；在每个第二类型沟槽内，第二屏蔽栅极位于沟槽中间、第二栅极围绕第二屏蔽栅极的上部两侧形成，且第二屏蔽栅极和第二栅极间通过第四绝缘层实现绝缘。
根据本发明的另一个方面，在一些优选实施例中，第二类型沟槽具有与第一类型沟槽相同的沟槽宽度和深度。在另一些优选实施例中，第二类型沟槽的沟槽宽度和深度均大于第一类型沟槽。
通过参考以下各个附图，阅读下文对优选实施例的详细描述，本发明的上述及其他的目的和优点对于本领域的普通技术人员来说无疑是显而易见的。
附图说明
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明如后，其中：
图1A是现有技术所揭示的一种传统具有单一外延层的SGT MOSFET的横截面图。
图1B是图1A所示的传统具有单一外延层的SGT MOSFET的横截面图，并揭示了电场强度沿垂直方向的变化。
图1C是现有技术所揭示的另一种具有单一外延层的集成电路的横截面图。
图2A是根据本发明的一个优选实施例的横截面图，该实施例具有两个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
图2B是图2A所示的优选实施例的横截面图，并揭示了电场强度沿垂直方向的变化。
图3A是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
图3B是图3A所示的优选实施例的横截面图，并揭示了电场强度沿垂直方向的变化。
图4是根据本发明的另一个优选实施例的横截面图，该实施例具有两个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
图5是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
图6是根据本发明的另一个优选实施例的横截面图，该实施例具有两个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
图7是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
图8是根据本发明的另一个优选实施例的横截面图，该实施例具有两个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
图9是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
图2A是根据本发明的一个优选实施例的横截面图，该实施例具有改进的两个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。所述沟槽式半导体功率器件包括一个在N外延层内形成的N沟道SGT SBR，该外延层位于N+衬底200之上，衬底200的背面涂有Ti/Ni/Ag后金属层201用作漏金属。N外延层包括一个掺杂浓度为D1的下外延层(1st Epi，如图所示)202以及位于下外延层202之上、掺杂浓度为D2的上外延层(2nd Epi，如图所示)203，其中，D1和D2的关系为D2<D1，以提高击穿电压、降低比导通电阻。在N外延层中，形成多个栅沟槽204，所述栅沟槽204从上外延层203的上表面向下延伸入下外延层202中，其中，栅沟槽204的沟槽底部位于N+衬底200和下外延层202的公共界面之上。每个栅沟槽204，都包括位于沟槽较低部分的一个屏蔽栅极(SG，如图所示)205，以及位于沟槽较高部分的单栅极(G，如图所示)207。屏蔽栅极205与相邻外延层间通过第一绝缘层206实现绝缘，栅极207与相邻外延层间通过栅氧化层209实现绝缘，其中栅氧化层209的厚度小于第一绝缘层206，且第一绝缘层206沿沟槽侧壁具有均匀的厚度。同时，屏蔽栅极205与栅极207间通过多晶硅间氧化层(IPO)208实现绝缘。在每两个相邻的沟槽栅204之间，形成一个具有n+源区211的P体区210，其从上外延层203的上表面附近延伸。p体区210，n+源区211和栅极207，通过多个沟槽式接触区223和223’连至源金属212。所有的沟槽式接触区223和223’均填充以金属插塞和势垒层，穿过绝缘层217，分别延伸至体区210或栅极207中。其中，每个沟槽式接触区223的底部均由p+接触区214所包围。根据本发明，氧化层电荷平衡区形成于相邻的沟槽栅204之间。
图2B是图2A所示的优选实施例的横截面图，并揭示了电场强度沿垂直方向的变化。所述的N沟道沟槽式半导体功率器件的外延层包括一个掺杂浓度为D1的下外延层(1stEpi，如图所示)202以及位于下外延层202之上、掺杂浓度为D2的上外延层(2nd Epi，如图所示)203，其中，D1和D2的关系为D2<D1。两个电场强度峰分别位于沟道区附近和沟槽底部。由于沟道区附近的掺杂浓度低于沟槽底部，沟道区附近的电场强度低于沟槽底部，使得雪崩发生在沟槽底部而非沟道区附近，从而增强了雪崩能力或器件的坚固度。此外，特殊的MSE结构显著降低了器件的正向电压Vf。
图3A是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。所述的N沟道沟槽式半导体功率器件与图2A所述的发明具有相似的结构，除了在本发明中，N外延层包括三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层(1st Epi，如图所示)302，掺杂浓度为D2的中外延层(2nd Epi，如图所示)303以及掺杂浓度为D3的上外延层(3rd，如图所示)313，其中，D1、D2和D3的关系为D3<D2<D1，以进一步降低比导通电阻。其中，D2可以是D1和D3的平均值。
图3B是图3A所示的优选实施例的横截面图，并揭示了电场强度沿垂直方向的变化。所述的N沟道沟槽式半导体功率器件的外延层包括三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层(1st Epi，如图所示)302，掺杂浓度为D2的中外延层(2nd Epi，如图所示)303以及掺杂浓度为D3的上外延层(3rd，如图所示)313，其中，D1、D2和D3的关系为D3<D2<D1。两个电场强度峰分别位于沟道区附近和中外延层303的中部。由于沟道区附近的掺杂浓度低于中外延层303的中部，沟道区附近的电场强度低于中外延层303的中部，使得雪崩发生在中外延层303的中部而非沟道区附近，从而增强了雪崩能力或器件的坚固度。此外，特殊的MSE结构显著降低了器件的正向电压Vf。
图4是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的两个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。所述的N沟道沟槽式半导体功率器件与图2A所述的发明具有相似的结构，除了在本发明中，栅沟槽404内具有与图2A不同的屏蔽栅结构。在每个栅沟槽404中，屏蔽栅结构包括：一个位于沟槽404中间的屏蔽栅极(SG，如图所示)405以及一对栅极(G，如图所示)407，其中栅极407位于屏蔽栅极405和沟槽404的上侧壁之间。
图5是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。所述的N沟道沟槽式半导体功率器件与图4所述的发明具有相似的结构，除了在本发明中，N外延层包括三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层(1st Epi，如图所示)502，掺杂浓度为D2的中外延层(2nd Epi，如图所示)503以及掺杂浓度为D3的上外延层(3rd，如图所示)513，其中，D1、D2和D3的关系为D3<D2<D1，以进一步降低比导通电阻。其中，D2可以是D1和D3的平均值。
图6所示的是根据本发明的另一个优选实施例，其中N沟道SGT MOSFET600和SBR600’集成在一个单芯片上，所述单芯片形成于N+衬底600之上，N+衬底600上方延伸有掺杂浓度低于衬底的N外延层结构，且N+衬底600的背面涂有一层Ti/Ni/Ag后金属层601用作漏金属。N外延层包括一个掺杂浓度为D1的下外延层(1st Epi，如图所示)602以及位于下外延层602之上、掺杂浓度为D2的上外延层(2nd Epi，如图所示)603，其中，D1和D2的关系为D2<D1，以提高击穿电压、降低比导通电阻。在N外延层中，形成多个第一类型沟槽604和至少一个第二类型沟槽604’，所述沟槽604和604’从上外延层603的上表面向下延伸入下外延层602中。第一类型沟槽和第二类型沟槽填充结构的区别在于：第一类型沟槽604包括一个第一屏蔽栅极(SG，如图所示)605和一个第一栅极(G，如图所示)607，所述第一屏蔽栅极605与外延层间通过第一绝缘层606实现绝缘，所述第一栅极607与外延层间通过第一栅氧化层609(GOX1)实现绝缘，所述第一屏蔽栅极605与所述第一栅极607间通过第三绝缘层608实现绝缘，第一栅极607还进一步连接至SGT MOSFET 600的栅金属(图中未显示)；第二类型沟槽604’包括一个第二屏蔽栅极(SG，如图所示)605’和一个第二栅极(G，如图所示)607’，所述第二屏蔽栅极605’与外延层间通过第二绝缘层606’实现绝缘，所述第二栅极607’与外延层间通过第二栅氧化层619(GOX2)实现绝缘，其中用于形成SBR 600’的第二栅氧化层619的厚度薄于第一栅氧化层609，所述第二屏蔽栅极605’与所述第二栅极607’间通过第四绝缘层608’实现绝缘，此外，所述第二栅极607’通过沟槽式接触区623-4连接至源金属612。在SGTMOSFET 600中，在N外延层的上部延伸有p1体区614，其上具有第一n+源区611，所述p1体区614围绕被衬以第一栅氧化层609的第一栅极607；在SBR 600’中，在N外延层的上部延伸有p2体区616，其上具有第二n+源区615，所述p2体区616围绕被衬以第二栅氧化层619的第二栅极607’，其中，相比p1体区614，p2体区616具有更浅的结深和更低的掺杂浓度。p1体区614、p2体区616、第一n+源区611和第二n+源区615均通过多个沟槽式接触区(623-1～623-3)连至源金属612。所有的沟槽式接触区(623-1～623-3)均填充以金属插塞和势垒层，穿过绝缘层617，分别延伸至体区中。其中，每个沟槽式接触区(623-1～623-3)的底部均由p+体接触区618所包围。第二类型沟槽604’的沟槽宽度和深度等于或大于第一类型沟槽604，以避免SBR区发生早期击穿。
图7是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。所述的N沟道沟槽式半导体功率器件与图6所述的发明具有相似的结构，除了在本发明中，N外延层包括三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层(1st Epi，如图所示)702，掺杂浓度为D2的中外延层(2nd Epi，如图所示)703以及掺杂浓度为D3的上外延层(3rd，如图所示)713，其中，D1、D2和D3的关系为D3<D2<D1，以进一步降低比导通电阻。其中，D2可以是D1和D3的平均值。
图8是根据本发明的一个优选实施例的横截面图，该实施例具有改进的两个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。所述的包含有N沟道SGT MOSFET800和SBR 800’的集成电路与图6所述的发明具有相似的结构，除了在本发明中，第一类型沟槽804和第二类型沟槽804’内具有与图6不同的屏蔽栅结构。在SGT MOSFET 800的第一类型沟槽804中，屏蔽栅结构包括：一个位于沟槽804中间的第一屏蔽栅极805和一对第一栅极807，所述第一栅极807位于第一屏蔽栅极805和第一类型沟槽804的上侧壁中间。其中，所述第一屏蔽栅极805与外延层间通过第一绝缘层806实现绝缘，所述第一栅极807与外延层间通过第一栅氧化层809(GOX1)实现绝缘，所述第一屏蔽栅极805与所述第一栅极807间通过第三绝缘层808实现绝缘。在SBR 800’的第二类型沟槽804’中，屏蔽栅结构包括：一个位于沟槽804’中间的第二屏蔽栅极805’和一对第二栅极807’，所述第二栅极807’位于第二屏蔽栅极805’和第二类型沟槽804’的上侧壁中间。其中，所述第二屏蔽栅极805’与外延层间通过第二绝缘层806’实现绝缘，所述第二栅极807’与外延层间通过第二栅氧化层819(GOX2)实现绝缘，其中用于形成SBR 800’的第二栅氧化层819的厚度薄于第一栅氧化层809，第二屏蔽栅极805’与第二栅极807’间通过第四绝缘层808’实现绝缘。第二类型沟槽804’的沟槽宽度和深度等于或大于第一类型沟槽804，以避免SBR区发生早期击穿。
图9是根据本发明的另一个优选实施例的横截面图，该实施例具有改进的三个阶梯外延层结构，并揭示了外延层掺杂浓度沿垂直方向的变化。所述的N沟道沟槽式半导体功率器件与图8所述的发明具有相似的结构，除了在本发明中，N外延层包括三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层(1st Epi，如图所示)902，掺杂浓度为D2的中外延层(2nd Epi，如图所示)903以及掺杂浓度为D3的上外延层(3rd，如图所示)913，其中，D1、D2和D3的关系为D3<D2<D1，以进一步降低比导通电阻。其中，D2可以是D1和D3的平均值。
虽然依照优选实施例对本发明进行了描述，但应该理解的是上述公开不能被视为是对本发明的限制。上述所描述的实施例通常为N沟道器件，通过反转导电类型的极性，实施例也可应用于P沟道器件。在阅读了上述公开的内容之后，各种替代和修改对于本技术领域的技术人员无疑是显而易见的。因此，附后的权利要求应被解释为涵盖落入本发明的真正精神和范围内的所有替代和修改。

Claims (17)

1.一种屏蔽栅沟槽式(SGT)超级势垒整流器(SBR)，所述SGT SBR形成在具有第一导电类型的外延层内，所述外延层位于所述的具有第一导电类型的衬底之上，其进一步包括：
多个栅沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近所述外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；
所述体区、所述屏蔽栅极、所述栅极和所述源区，通过多个沟槽式接触区连至源金属；
所述外延层具有多阶梯外延层(MSE)结构，其掺杂浓度自所述衬底至所述外延层的上表面方向呈阶梯式递减，其中每个所述的多阶梯外延层都具有均匀的掺杂浓度。
2.如权利要求1所述的SGT SBR，其特征在于，所述栅极位于所述屏蔽栅极之上。
3.如权利要求1所述的SGT SBR，其特征在于，所述屏蔽栅极位于沟槽中间，所述栅极围绕所述屏蔽栅极的上部两侧形成。
4.如权利要求1所述的SGT SBR，其特征在于，所述外延层包括至少两个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层以及位于所述下外延层之上、掺杂浓度为D2的上外延层，其中，所述D1和所述D2的关系为D2<D1。
5.如权利要求1所述的SGT SBR，其特征在于，所述外延层包括至少三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层，掺杂浓度为D2的中外延层以及掺杂浓度为D3的上外延层，其中，所述D1、所述D2和所述D3的关系为D3<D2<D1。
6.如权利要求5所述的SGT SBR，其特征在于，所述D2为所述D1和所述D3的平均值。
7.如权利要求1所述的SGT SBR，其特征在于，所述多阶梯外延层具有位于所述衬底之上、所述栅沟槽底部之下的下外延层。
8.如权利要求1所述的SGT SBR，其特征在于，所述栅沟槽的每个侧壁基本垂直于与所述外延层的上表面，二者间的夹角范围为88°至90°。
9.一种集成电路，包含水平置于单芯片上两不同区域的SGT MOSFET和SBR，其进一步包括：
一个具有第一导电类型的外延层，所述外延层位于具有第一导电类型的衬底之上，且所述衬底的掺杂浓度高于所述外延层；
所述SGT MOSFET进一步包括：
多个形成于所述外延层中的第一类型沟槽，每个所述第一类型沟槽内均填充以一个第一屏蔽栅极和一个第一栅极，所述第一屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述第一栅极与所述外延层间通过第一栅氧化层实现绝缘，所述第一屏蔽栅极与所述第一栅极间彼此绝缘；
一个具有第二导电类型的第一体区，其包含一个具有第一导电类型的源区，并围绕被衬以所述第一栅氧化层的所述第一栅极；
所述SBR还进一步包括：
至少一个与所述第一类型沟槽并列形成的第二类型沟槽，所述第二类型沟槽内填充以一个第二屏蔽栅极和一个第二栅极，所述第二屏蔽栅极与所述外延层间通过第二绝缘层实现绝缘，所述第二栅极与所述外延层间通过第二栅氧化层实现绝缘，所述第二屏蔽栅极与所述第二栅极间彼此绝缘；
一个具有第二导电类型的第二体区，其包含第二源区，并围绕被衬以第二栅氧化层的所述第二栅极；
所述第一体区、第二体区、第一源区、第二源区和第二栅极均通过多个沟槽式接触区连至源金属；
所述第二体区相比所述第一体区，具有更浅的结深和更低的掺杂浓度；
所述外延层具有多阶梯外延层(MSE)结构，其掺杂浓度自所述衬底至所述外延层的上表面方向呈阶梯式递减，其中每个所述的多阶梯外延层都具有均匀的掺杂浓度。
10.如权利要求9所述的集成电路，其特征在于，所述外延层包括至少两个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层以及位于所述下外延层之上、掺杂浓度为D2的上外延层，其中，所述D1和所述D2的关系为D2<D1。
11.如权利要求9所述的集成电路，其特征在于，所述外延层包括至少三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的下外延层，掺杂浓度为D2的中外延层以及掺杂浓度为D3的上外延层，其中，所述D1、所述D2和所述D3的关系为D3<D2<D1。
12.如权利要求11所述的集成电路，其特征在于，所述D2为所述D1和所述D3的平均值。
13.如权利要求9所述的集成电路，其特征在于，所述多阶梯外延层具有位于所述衬底之上、所述栅沟槽底部之下的下外延层。
14.如权利要求9所述的集成电路，其特征在于，在每个所述第一类型沟槽内，所述第一屏蔽栅极位于沟槽的较低部分、所述第一栅极位于沟槽的较高部分，且所述第一屏蔽栅极与所述第一栅极间通过第三绝缘层实现绝缘；在每个所述第二类型沟槽内，所述第二屏蔽栅极位于沟槽的较低部分、所述第二栅极位于沟槽的较高部分，且所述第二屏蔽栅极与所述第二栅极间通过第四绝缘层实现绝缘。
15.如权利要求9所述的集成电路，其特征在于，在每个所述第一类型沟槽内，所述第一屏蔽栅极位于沟槽中间、所述第一栅极围绕所述第一屏蔽栅极的上部两侧形成，且所述第一屏蔽栅极和所述第一栅极间通过第三绝缘层实现绝缘；在每个所述第二类型沟槽内，所述第二屏蔽栅极位于沟槽中间、所述第二栅极围绕所述第二屏蔽极的上部两侧形成，且所述第二屏蔽栅极和所述第二栅极间通过第四绝缘层实现绝缘。
16.如权利要求9所述的集成电路，其特征在于，所述第二类型沟槽具有与所述第一类型沟槽相同的沟槽宽度和深度。
17.如权利要求9所述的集成电路，其特征在于，所述第二类型沟槽的沟槽宽度和深度均大于所述的第一类型沟槽。
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