CN115458600A - 具有改进的沟槽终端区和屏蔽栅沟槽接触区的功率器件 - Google Patents

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Abstract

本发明公开了一种栅沟槽与终端沟槽分隔开的屏蔽栅沟槽式MOSFETs，其中至少一个终端沟槽围绕栅沟槽的外部边缘且不围绕栅金属垫片区。每个栅沟槽内的屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属，所述的至少一个屏蔽栅沟槽接触区与至少一个栅金属导线之间的距离大于100μm。此外，本发明还公开了器件结构中的击穿电压增强区和雪崩能力增强区。

Description

具有改进的沟槽终端区和屏蔽栅沟槽接触区的功率器件
技术领域
本发明主要涉及一种屏蔽栅沟槽式(SGT)MOSFETs(金属氧化物半导体场效应晶体管)，其具有至少一个终端沟槽，所述终端沟槽围绕位于有源区的栅沟槽的外部边缘且不围绕栅金属垫片区。每个栅沟槽内的屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属，所述的至少一个屏蔽栅沟槽接触区与至少一个栅金属导线之间具有适于高频应用的最优距离。
背景技术
在高频应用中，屏蔽栅电阻Rs对寄生体二极管的反向恢复时间Trr和漏-源极之间的开关电压Vsw起着重要作用。屏蔽栅电阻Rs越大，则Trr和Vsw越低。然而，若Rs太大，击穿电压将会变得不稳定，因此需要找到一个最优的Rs值。
图1A所示为美国专利号7,768,064中所公开的一种现有技术中的SGT MOSFET100，其包括一个位于屏蔽栅极102和源极之间的电阻元件101，以降低屏蔽栅沟槽式MOSFET100中的寄生体二极管的反向恢复电荷Qrr。此外，所述屏蔽栅沟槽式MOSFET 100还进一步包括：一个平面的源-体接触区，用于实现n+源区103和P体区104与源金属105的连接；以及一个p+欧姆体接触掺杂区106，用于降低源金属105与P体区104之间的接触电阻。
图1B为图1A所示的屏蔽栅沟槽式MOSFET 100的顶视图，从图中可看出，电阻元件101(用虚线表示)位于末端接触区106和107之间，其中，末端接触区106连至屏蔽栅极102(如图1A所示)，末端接触区107连至源金属105。然而，制备电阻元件101需要花费额外的成本，例如制备多晶硅电阻需要附加掩膜版。
因此，仍需要提供一种新型的器件结构以解决上述所涉及的问题和限制。
发明内容
本发明公开了一种新型的SGT MOSFET，其包括改进的沟槽终端以及与终端沟槽分隔开的栅沟槽，其中，至少一个终端沟槽围绕栅沟槽的外部边缘且不围绕栅金属垫片区；每个栅沟槽内的屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属，所述的至少一个屏蔽栅沟槽接触区与至少一个栅金属导线之间具有适于高频应用的最优距离。
将多阶梯外延(MSE)层结构与多阶梯侧壁氧化层(MSO)结构相结合，可进一步降低器件的比导通电阻。该MSO结构是一个场板氧化层，其围绕在位于栅沟槽的屏蔽栅极的周围，并具有自栅沟槽底部至体区方向、厚度呈阶梯式递减的多阶梯侧壁氧化层，其中每个阶梯侧壁氧化层都具有均匀的厚度。
本发明的一个方面，是公开了一种SGT器件，包括：一个有源区，一个终端区，一个栅金属垫片区，一个中央栅金属导线和至少一个屏蔽栅沟槽接触行区；有源区包括：多个沿第一轴向的栅沟槽，形成于具有第一导电类型的外延层内，外延层位于具有第一导电类型的衬底之上，栅沟槽包括一个具有第一有源沟槽长度的第一类型有源沟槽和一个靠近栅金属垫片区、具有第二有源沟槽长度的第二类型有源沟槽，其中，所述第一类型有源沟槽的长度大于第二类型有源沟槽；终端区包括至少一个第一类型终端沟槽，其沿第一轴向和第二轴向围绕多个栅沟槽的外部周围，其中，第一轴垂直于第二轴，至少一个第一类型终端沟槽与多个栅沟槽分隔开，且不围绕栅金属垫片区；所述SGT器件还进一步包括：形成于有源区内的多个栅沟槽，其被具有第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近具有第一导电类型的外延层的上表面，其中，每个栅沟槽都包括一个栅极和一个屏蔽栅极；屏蔽栅极与外延层间通过第一绝缘层实现绝缘，栅极与外延层间通过栅氧化层实现绝缘，屏蔽栅极与栅极间通过多晶硅间氧化层(IPO)实现绝缘，栅氧化层围绕栅极，且栅氧化层的厚度小于第一绝缘层；每个栅沟槽内的栅极，均通过一个下方具有多个栅沟槽接触区的中央栅金属导线连至栅金属垫片；每个栅沟槽内的屏蔽栅极，均通过至少一个位于栅沟槽上的屏蔽栅沟槽接触区连至源金属，至少一个屏蔽栅沟槽接触区沿第二轴向位于至少一个屏蔽栅接触行区内，至少一个屏蔽栅沟槽接触区与栅金属导线之间的距离大于100μm，且中央栅金属位于源金属的中间附近。
根据本发明的另一个方面，在一些优选实施例中，采用屏蔽栅扩展电阻取代美国专利号No.7,768,064所公开的现有技术中的电阻元件，可通过在与栅金属导线具有最优距离的区域沉积屏蔽栅沟槽接触区来实现。因此，此操作不会增加附加成本也不会引入任何缺陷。
根据本发明的另一个方面，在一些优选实施例中，外延层为具有均匀掺杂浓度的单一外延层。在另一些优选实施例中，外延层为具有不同掺杂浓度的MSE层，其掺杂浓度沿栅沟槽侧壁、自多个栅沟槽底部至第一类型体区方向呈阶梯式递减。
根据本发明的另一个方面，在一些优选实施例中，SGT器件还进一步包括一个位于终端区的沟道终止区，其具有一个具有第一导电类型、并与沟道终止金属下方外延层相连的第二类型源区，且两相邻终端沟槽之间不存在第一类型体区。
根据本发明的另一个方面，在一些优选实施例中，在每个栅沟槽内，栅极位于屏蔽栅极之上。在另一些优选实施例中，屏蔽栅极位于栅沟槽中间，栅极围绕屏蔽栅极的上部两侧形成。
根据本发明的另一个方面，在一些优选实施例中，第一绝缘层为具有均匀厚度的单一氧化层。在另一些优选实施例中，第一绝缘层具有MSO结构，其厚度沿栅沟槽侧壁、自栅沟槽底部至体区方向呈阶梯式递减。
根据本发明的另一个方面，在一些优选实施例中，SGT器件还进一步包括两个长屏蔽栅沟槽接触行区和一个短屏蔽栅沟槽接触行区，所述的两个长屏蔽栅沟槽接触行区分别位于源金属的顶部和底部，所述的一个短屏蔽栅沟槽接触行区位于栅金属垫片区上方，且每个栅沟槽都具有两个屏蔽栅沟槽接触区。
根据本发明的另一个方面，在一些优选实施例中，SGT器件还进一步包括一个位于源金属顶部的长屏蔽栅沟槽接触行区，其中，每个栅沟槽都具有一个屏蔽栅沟槽接触区。
根据本发明的另一个方面，在一些优选实施例中，SGT器件还进一步包括一个位于源金属底部的长屏蔽栅沟槽接触行区和一个位于栅金属垫片区上方的短屏蔽栅沟槽接触行区，其中，每个栅沟槽都具有一个屏蔽栅沟槽接触区。
根据本发明的另一个方面，还公开了一种SGT器件，包括：一个有源区，一个终端区，一个栅金属垫片区，多个栅金属导线以及一个中央屏蔽栅沟槽接触行区；有源区包括：多个沿第一轴向的栅沟槽，形成于具有第一导电类型的外延层内，外延层位于具有第一导电类型的衬底之上，栅沟槽包括一个具有第一沟槽长度的第一类型有源沟槽和一个靠近栅金属垫片区、具有第二沟槽长度的第二类型有源沟槽，其中，第一类型有源沟槽的长度大于第二类型有源沟槽；终端区包括至少一个第一类型终端沟槽，其沿第一轴向和第二轴向围绕栅沟槽的外部周围，其中，第一轴垂直于第二轴，至少一个第一类型终端沟槽与多个栅沟槽分隔开，且不围绕栅金属垫片区；每个栅沟槽内的栅极，均通过多个下方具有多个栅沟槽接触区的栅金属导线连至栅金属垫片；每个栅沟槽内的屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属；多个栅金属导线均沿第二轴向，包括一个顶部长栅金属导线、一个底部长栅金属导线和一个位于栅金属垫片区上方的短栅金属导线；中央屏蔽栅接触行区沿第二轴向、位于源金属的中间附近；每个栅沟槽内的屏蔽栅极，均通过多个位于中央屏蔽栅接触行区、在每个栅沟槽上的屏蔽栅沟槽接触区连至源金属，且屏蔽栅沟槽接触区与每个栅金属导线之间的距离均大于100μm。
根据本发明的另一个方面，还公开了一种SGT器件，包括：一个有源区，一个终端区，一个栅金属垫片区和多个栅金属导线；有源区包括多个形成于具有第一导电类型的外延层内的栅沟槽，外延层位于具有第一导电类型的衬底之上；每个栅沟槽内的栅极，均通过多个下方具有多个栅沟槽接触区的栅金属导线连至栅金属垫片；每个栅沟槽内的屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属，其中，所述的至少一个屏蔽栅沟槽接触区与任意一个栅金属导线之间的距离均大于100μm。
根据本发明的另一个方面，在一些优选实施例中，多个栅金属导线包括一个长栅金属导线和两个短栅金属导线，其中，所述的一个长栅金属导线位于有源区的中间区域，所述的两个短栅金属导线分别位于栅金属垫片区的上方和下方。在另一些优选实施例中，多个栅金属导线包括三个长栅金属导线和两个短栅金属导线，所述的三个长栅金属导线分别位于有源区的顶部、中间和底部区域，所述的两个短栅金属导线分别位于栅金属垫片区的上方和下方。
根据本发明的另一个方面，在一些优选实施例中，SGT器件还进一步包括两个分别位于源金属顶部和底部的屏蔽栅沟槽接触行区，其中每个栅沟槽具有至少一个屏蔽栅沟槽接触区。在另一些优选实施例中，SGT器件还进一步包括两个在多个栅金属导线之间的屏蔽栅沟槽接触行区，其中，每个栅沟槽都具有至少一个屏蔽栅沟槽接触区。
根据本发明的另一个方面，在一些优选实施例中，屏蔽栅极的屏蔽栅电阻取值为0.2Ω～2.0Ω。
根据本发明的另一个方面，在一些优选实施例中，SGT器件还进一步包括一个源击穿电压保持区，其毗邻体区的下表面，并且与相邻的多个栅沟槽分隔开，以避免沟道区附近发生雪崩击穿。存在于沟道区的寄生双极晶体管((n+/p/N)很容易被开启，从而导致器件在较低的雪崩能量等级时失效。由于源击穿电压保持区的击穿电压低于寄生双极晶体管，雪崩电流将直接通过源击穿电压保持区流至源金属而不会开启寄生双极晶体管。因此，具有源击穿电压保持区的器件的雪崩能力得到增强。
根据本发明的另一个方面，在一些优选实施例中，SGT器件还进一步包括一个围绕在每个栅沟槽底部周围的电场降低区，其掺杂浓度低于多阶梯外延层的第一外延层，以增强器件的击穿电压。在SGT器件中设置电场降低区的目的，是为了解决由于每个栅沟槽底部的场氧化层厚度小于侧壁场氧化层而导致的击穿电压降低的问题。
通过参考以下各个附图，阅读下文对优选实施例的详细描述，本发明的上述及其他的目的和优点对于本领域的普通技术人员来说无疑是显而易见的。
附图说明
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明如后，其中：
图1A是现有技术所揭示的一种SGT MOSFET的横截面图。
图1B是图1A所示SGT MOSFET的顶视图。
图2A是根据本发明的一个优选的SGT MOSFET的简化顶视图。
图2B是根据本发明的图2A所示SGT MOSFET的一个优选实施例的详细顶视图。
图3A是根据本发明的另一个优选的SGT MOSFET的简化顶视图。
图3B是根据本发明的图3A所示SGT MOSFET的一个优选实施例的详细顶视图。
图4A是根据本发明的另一个优选的SGT MOSFET的简化顶视图。
图4B是根据本发明的图4A所示SGT MOSFET的一个优选实施例的详细顶视图。
图5是根据本发明的图2B所示实施例的一个优选的A-B截面的横截面图。
图6是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图7是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图8是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图9是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图10A是根据本发明的另一个优选的SGT MOSFET的简化顶视图。
图10B是根据本发明的图10A所示SGT MOSFET的一个优选实施例的详细顶视图。
图11是根据本发明的另一个优选的SGT MOSFET的顶视图。
图12是根据本发明的另一个优选的SGT MOSFET的顶视图。
图13是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图14是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图15是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图16是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
图17是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
图2A是根据本发明的一个优选的SGT半导体功率器件的简化顶视图。所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区237，一个位于源金属212中间附近的中央栅金属导线227，一个顶部长屏蔽栅沟槽接触行区235，一个底部长屏蔽栅沟槽接触行区236和一个位于栅金属垫片区上方的短屏蔽栅沟槽接触行区238。
图2B是根据本发明的图2A所示SGT MOSFET的一个优选实施例的详细顶视图，其中，所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区237’，一个位于源金属212’中间附近、下方具有多个栅沟槽接触区207’的中央栅金属导线227’，一个顶部长屏蔽栅沟槽接触行区235’，一个底部长屏蔽栅沟槽接触行区236’和一个位于栅金属垫片区上方的短屏蔽栅沟槽接触行区238’。在有源区中，多个第一类型有源沟槽214’和第二类型有源沟槽204’沿第一轴向(y轴方向)在N+衬底之上的N型外延层中形成，其中第一类型有源沟槽214’的沟槽长度大于第二类型有源沟槽204’。在每个第一类型有源沟槽214’中，形成一个位于顶部长屏蔽栅沟槽接触行区235’中的顶部屏蔽栅沟槽接触区205’和一个位于底部长屏蔽栅沟槽接触行区236’中的底部屏蔽栅沟槽接触区206’。在每个第二类型有源沟槽204’中，形成一个位于顶部长屏蔽栅沟槽接触行区235’中的顶部屏蔽栅沟槽接触区205’和一个位于短屏蔽栅沟槽接触行区238’中的底部屏蔽栅沟槽接触区208’。每个栅沟槽内的栅极，均通过下方具有多个栅沟槽接触区207’的、位于源金属212’中间附近的中央栅金属导线227’连至栅金属垫片区237’。每个栅沟槽内的屏蔽栅极，均通过屏蔽栅沟槽接触区205’和206’连至源金属，所述屏蔽栅沟槽接触区205’和206’均沿第二轴向(x轴方向)分别排列于顶部和底部屏蔽栅接触行区235’和236’中。顶部屏蔽栅沟槽接触区205’与中央栅金属导线227’之间的距离(DSG，如图所示)大于100μm。在终端区中，形成多个包括第一终端沟槽220’和第二终端沟槽222’的终端沟槽，所述终端沟槽沿第一轴向(y轴方向)和第二轴向(x轴方向)围绕第一类型有源沟槽214’和第二类型有源沟槽204’的外部周围，其中第一轴垂直于第二轴，第一终端沟槽220’与栅沟槽214’和204’分隔开，且不围绕栅金属垫片区237’。第一终端沟槽220’和第二终端沟槽222’的内部边缘和外部边缘均具有直线形状。形成位于终端区的沟道终止金属218’。此外，每个第二类型有源沟槽204’内的屏蔽栅极连至具有内置屏蔽栅扩展电阻(RSG，如图所示)的源金属212’，所述内置屏蔽栅扩展电阻位于顶部屏蔽栅沟槽接触区205’和中央栅金属导线227’之间，阻值为0.2Ω～2.0Ω，以降低SGT器件中寄生体二极管的反向恢复电荷Qrr和开关电压Vsw。
图3A是根据本发明的另一个优选的SGT半导体功率器件的简化顶视图。所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区337，一个中央栅金属导线327和一个顶部长屏蔽栅沟槽接触行区335。
图3B是根据本发明的图3A所示SGT MOSFET的一个优选实施例的详细顶视图，其中，所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区337’，一个中央栅金属导线327’和一个顶部长屏蔽栅沟槽接触行区335’。所述的半导体功率器件与图2B所述的发明具有相似的结构，除了在本发明中，在每个第一类型有源栅沟槽314’和第二类型有源栅沟槽304’中仅形成一个顶部屏蔽栅沟槽接触区305’和一个栅沟槽接触区307’。此外，屏蔽栅沟槽接触区305’与位于源金属312’中间附近的栅金属导线327’之间的距离(DSG，如图所示)大于100μm。
图4A是根据本发明的另一个优选的SGT半导体功率器件的简化顶视图。所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区437，一个中央栅金属导线427，一个底部长屏蔽栅沟槽接触行区436和一个位于栅金属垫片区上方的短屏蔽栅沟槽接触行区438。
图4B是根据本发明的图4A所示SGT MOSFET的一个优选实施例的详细顶视图，其中，所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区437’，一个中央栅金属导线427’，一个底部长屏蔽栅沟槽接触行区436’和一个位于栅金属垫片区上方的短屏蔽栅沟槽接触行区438’。所述的半导体功率器件与图2B所述的发明具有相似的结构，除了在本发明中，在每个第一类型有源栅沟槽414’或第二类型有源栅沟槽404’中仅形成一个底部屏蔽栅沟槽接触区406’或408’以及一个位于源金属412’中间附近的栅沟槽接触区407’。屏蔽栅沟槽接触区406’与栅金属导线427’之间的距离(DSG，如图所示)大于100μm。
图5是根据本发明的图2B所示实施例的一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有单一N型外延层502，所述单一N型外延层502具有均匀的掺杂浓度。所述器件包括一个在N型外延层上形成的N沟道SGT MOSFET，该外延层位于N+衬底500之上，N+衬底500的背面涂有Ti/Ni/Ag后金属层501用作漏金属。在N型外延层502中，多个位于有源区的栅沟槽504和位于终端区的边缘沟槽514，从N型外延层502的上表面垂直向下延伸入N型外延层502中，并未接触到N型外延层502和N+衬底500的公共界面。位于有源区的每个栅沟槽504，都包括位于沟槽较低部分的一个屏蔽栅极(SG，如图所示)505，以及位于沟槽较高部分、屏蔽栅极505之上的单栅极(G，如图所示)507。屏蔽栅极505与相邻外延层间通过第一绝缘层506实现绝缘，栅极507与相邻外延层间通过栅氧化层509实现绝缘，其中栅氧化层509的厚度小于第一绝缘层506，且第一绝缘层506沿沟槽侧壁具有均匀的厚度。同时，屏蔽栅极505与栅极507间通过多晶硅间氧化层(IPO)508实现绝缘。在每两个相邻的沟槽栅504之间，形成一个具有n+源区511的P体区510，其从N型外延层502的上表面附近延伸。p体区510，n+源区511和屏蔽栅极505，通过多个沟槽式接触区513连至源金属512。多个沟槽式接触区513均填充以金属插塞和势垒层，其穿过绝缘层517延伸至P体区510中，每个沟槽式接触区513的底部均由位于n+源区511下方的p+体接触区520所包围。在N型外延层502中、有源区边缘外部的终端区内，形成一个p+体接触掺杂区520，其至少包围沟槽式源-体接触区513的底部，且此p+体接触区520上方并无n+源区的存在。位于终端区的两相邻边缘沟槽514之间，并无有源区中源区511和体区510的存在。位于终端区的每个边缘沟槽514，都包括一个沟槽场板515，其与相邻外延层间通过第二绝缘层516实现绝缘，其中，边缘沟槽514的沟槽宽度Tw2和沟槽深度Td2均大于或等于位于有源区的栅沟槽504的沟槽宽度Tw1和沟槽深度Td1(Tw2≥Tw2且Td2≥Td1)。两相邻栅沟槽504之间的台面宽度Mw1大于或等于两相邻边缘沟槽514之间的台面宽度Mw2(Mw1≥Mw2)。此外，终端区还包括一个沟道终止金属518，其通过沟槽式沟道终止接触区519与n+源区511，N型外延层502和p+体接触掺杂区520相连。
图6是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有两个阶梯外延层结构。所述的SGT半导体功率器件与图5所述的发明具有相似的结构，除了在本发明中，N型外延层包括两个具有不同掺杂浓度的阶梯外延层：一个掺杂浓度为D1的底部外延层(N1，如图所示)602以及位于底部外延层602之上、掺杂浓度为D2的顶部外延层(N2，如图所示)603，其中，D1和D2的关系为D2<D1，以进一步降低比导通电阻。
图7是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述的SGT半导体功率器件与图5所述的发明具有相似的结构，除了在本发明中，N型外延层包括三个具有不同掺杂浓度的阶梯外延层，其掺杂浓度沿栅沟槽侧壁、自栅沟槽底部至第一体区方向成阶梯式递减，所述的N型多阶梯外延层包括：一个掺杂浓度为D1的底部第一外延层(N1，如图所示)702，一个掺杂浓度为D2的中间第二外延层(N2，如图所示)703以及一个掺杂浓度为D3的顶部第三外延层(N3，如图所示)723，其中，D1、D2和D3的关系为D3<D2<D1，以进一步降低比导通电阻。其中，D2可以是D1和D3的平均值。
图8是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述的SGT半导体功率器件与图7所述的发明具有相似的结构，除了在本发明中，位于有源区的栅沟槽804内具有与图7不同的屏蔽栅结构。在每个栅沟槽804中，屏蔽栅极(SG，如图所示)805位于沟槽中间，栅极(G，如图所示)807围绕屏蔽栅极805的上部两侧形成。
图9是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述的SGT半导体功率器件与图7所述的发明具有相似的结构，除了不同的第一和第二绝缘层。在本发明中，栅沟槽904内的第一绝缘层906具有三个阶梯侧壁氧化层结构：一个沿栅沟槽904下侧壁和底部的、具有均匀第一厚度Tox,b的下氧化层，一个具有均匀第二厚度Tox,m的中氧化层，以及一个具有均匀第三厚度Tox,u的上氧化层，其中，Tox,b，Tox,m和Tox,u的关系为Tox,b>Tox,m>Tox,u，以在保持相同击穿电压的同时进一步降低比导通电阻。其中，Tox,m可以是Tox,b和Tox,u的平均值。边缘沟槽914内的第二绝缘层916具有与栅沟槽904内的第一绝缘层906相似的三个阶梯侧壁氧化层结构。
图10A是根据本发明的另一个优选的SGT半导体功率器件的简化顶视图。所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区1037，一个中央屏蔽栅沟槽接触行区1035，一个顶部长栅金属导线1027，一个底部长栅金属导线1028和一个位于栅金属垫片区上方的短栅金属导线1029。
图10B是根据本发明的图10A所示SGT MOSFET的一个优选实施例的详细顶视图，其中，所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区1037’，一个中央屏蔽栅沟槽接触行区1035’，一个顶部长栅金属导线1027’，一个底部长栅金属导线1028’和一个位于栅金属垫片区上方的短栅金属导线1029’。所述的半导体功率器件与图2B所述的发明具有相似的结构，除了在本发明中，不同的多个栅金属导线1027’，1028’和1029’均沿着第二轴向(x轴方向)，中央屏蔽栅接触行区1035’沿第二轴向(x轴方向)位于源金属1012’的中间附近。在每个第一类型有源栅沟槽1014’内，形成一个顶部栅沟槽接触区1007’，一个底部栅沟槽接触区1009’和一个位于源金属1012’中间的屏蔽栅沟槽接触区1006’。在每个第二类型有源栅沟槽1004’内，形成一个顶部栅沟槽接触区1007’，一个底部栅沟槽接触区1039’和一个位于底部栅沟槽接触区1039’附近的屏蔽栅沟槽接触区1006’。每个栅沟槽内的屏蔽栅极均通过每个栅沟槽1014’和1004’内的、沿第二轴向(x轴方向)排列于中央屏蔽栅沟槽接触行区1035’的屏蔽栅沟槽接触区1006’连至源金属，且屏蔽栅沟槽接触区1006’与每个栅金属导线之间的距离均大于100μm。
图11是根据本发明的另一个优选的SGT MOSFET的顶视图，其中所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区1137，一个位于有源区中间区域的中央长栅金属导线1127，两个分别位于栅金属垫片区上方和下方的短栅金属导线1119，一个顶部屏蔽栅沟槽接触行区1135和一个底部屏蔽栅沟槽接触行区1136。在有源区中，多个第一类型有源沟槽1114和第二类型有源沟槽1104沿第一轴向(y轴方向)在N+衬底之上的N型外延层中形成，其中第一类型有源沟槽1114的沟槽长度大于第二类型有源沟槽1104。每个栅沟槽1114或1104内的栅极，均通过下方具有多个栅沟槽接触区1107或1109的多个栅金属导线1127或1119分别连至栅金属垫片区1137。每个栅沟槽1114和1104内的屏蔽栅极，均通过沿第二轴向(x轴方向)排列于顶部和底部屏蔽栅沟槽接触行区1135和1136中的屏蔽栅沟槽接触区1105和1106连至源金属1112，且屏蔽栅沟槽接触区1105和1106与多个栅金属导线1107和1109之间的最小距离大于100μm。
图12是根据本发明的另一个优选的SGT MOSFET的顶视图，其中所述SGT半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区1237，一个顶部长栅金属导线1239，一个中间长栅金属导线1227，一个底部长栅金属导线1259，两个分别位于栅金属垫片区上方和下方的短栅金属导线1219，一个顶部屏蔽栅沟槽接触行区1235和一个底部屏蔽栅沟槽接触行区1236。在有源区中，多个第一类型有源沟槽1214和第二类型有源沟槽1204沿第一轴向(y轴方向)在N+衬底之上的N型外延层中形成，其中第一类型有源沟槽1214的沟槽长度大于第二类型有源沟槽1204。每个栅沟槽1214或1204内的栅极，均通过下方具有多个栅沟槽接触区1229，1207，1249或1209的多个栅金属导线1239，1227，1259或1219分别连至栅金属垫片区1237。每个栅沟槽1214和1204内的屏蔽栅极，均通过沿第二轴向(x轴方向)排列于顶部和底部屏蔽栅沟槽接触行区1235和1236中的屏蔽栅沟槽接触区1205和1206连至源金属1212。
图13是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有两个阶梯外延层结构。所述的SGT半导体功率器件与图6所述的发明具有相似的结构，除了在本发明中，在两相邻的栅沟槽1304之间、毗邻体区1310的下表面形成一个P型源击穿电压保持区1330，其与相邻的栅沟槽1304分隔开。P型源击穿电压保持区1330屏蔽了沟道区1340附近、P体区1310和顶部外延层1303(N2，如图所示)之间的PN结，防止其发生雪崩击穿，从而提高了器件的雪崩能力。P型源击穿电压保持区1330可通过对沟槽式源-体接触区1313实施硼离子注入形成。
图14是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有两个阶梯外延层结构。所述的SGT半导体功率器件与图13所述的发明具有相似的结构，除了在本发明的结构中，还进一步包括一个掺杂浓度为D*的N型电场降低区N*，其围绕在位于有源区的每个栅沟槽1404和位于终端区的每个边缘沟槽1414的底部周围，其中N型电场降低区N*的掺杂浓度D*低于底部第一外延层(N1，如图所示)1402的掺杂浓度D1，以提高击穿电压。所述N型电场降低区N*可通过实施诸如硼或BF2等P型掺杂物的离子注入至栅沟槽1404和边缘沟槽1414的底部形成。
图15是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述的SGT半导体功率器件与图14所述的发明具有相似的结构，除了在本发明中，N型外延层包括三个具有不同掺杂浓度的阶梯外延层，其掺杂浓度沿栅沟槽侧壁自栅沟槽底部至第一体区方向成阶梯式递减，所述N型多阶梯外延层包括：一个掺杂浓度为D1的底部第一外延层(N1，如图所示)1502，一个掺杂浓度为D2的中间第二外延层(N2，如图所示)1503以及一个掺杂浓度为D3的顶部第三外延层(N3，如图所示)1523，其中，D1、D2和D3的关系为D3<D2<D1，以进一步降低比导通电阻。其中，D2可以是D1和D3的平均值。
图16是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述的SGT半导体功率器件与图8所述的发明具有相似的结构，除了在本发明中，在两相邻的栅沟槽1604之间、毗邻体区1610的下表面形成一个P型源击穿电压保持区1630，其与相邻的栅沟槽1604分隔开。此外，还进一步包括一个掺杂浓度为D*的N型电场降低区N*，其围绕在位于有源区的每个栅沟槽1604和位于终端区的每个边缘沟槽1614的底部周围，其中N型电场降低区N*的掺杂浓度D*低于底部第一外延层(N1，如图所示)1602的掺杂浓度D1，以提高击穿电压。所述N型电场降低区N*可通过实施诸如硼或BF2等P型掺杂物的离子注入至栅沟槽1604和边缘沟槽1614的底部形成。
图17是根据本发明的图2B所示实施例的另一个优选的A-B截面的横截面图，该实施例包括一个有源区和一个终端区，且具有单一N型外延层1702，所述单一N型外延层1702具有均匀的掺杂浓度。所述的SGT半导体功率器件与图9所述的发明具有相似的结构，除了在本发明中，在两相邻的栅沟槽1704之间、毗邻体区1710的下表面形成一个P型源击穿电压保持区1730，其与相邻的栅沟槽1704分隔开，以增强器件的雪崩能力。
虽然依照优选实施例对本发明进行了描述，但应该理解的是上述公开不能被视为是对本发明的限制。上述所描述的实施例通常为N沟道器件，通过反转导电类型的极性，实施例也可应用于P沟道器件。在阅读了上述公开的内容之后，各种替代和修改对于本技术领域的技术人员无疑是显而易见的。因此，附后的权利要求应被解释为涵盖落入本发明的真正精神和范围内的所有替代和修改。

Claims (20)

1.一种屏蔽栅沟槽式器件，包括：
一个有源区，一个终端区，一个栅金属垫片区，一个中央栅金属导线和至少一个屏蔽栅沟槽接触行区。
所述有源区包括：多个沿第一轴向的栅沟槽，形成于具有第一导电类型的外延层内，所述外延层位于具有所述第一导电类型的衬底之上，所述栅沟槽包括一个具有第一有源沟槽长度的第一类型有源沟槽和一个靠近栅金属垫片区、具有第二有源沟槽长度的第二类型有源沟槽，其中，所述第一类型有源沟槽的长度大于所述第二类型有源沟槽。
所述终端区包括至少一个第一类型终端沟槽，其沿第一轴向和第二轴向围绕所述的多个栅沟槽的外部周围，其中，所述第一轴垂直于所述第二轴，所述的至少一个第一类型终端沟槽与所述的多个栅沟槽分隔开，且不围绕所述的栅金属垫片区；
多个位于所述有源区的所述多个栅沟槽，其被具有所述第一导电类型的第一类型源区所包围，所述第一类型源区位于具有第二导电类型的第一类型体区中，并接近具有所述第一导电类型的外延层的上表面，其中，每个所述的多个栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层。
每个所述栅沟槽内的所述栅极，均通过一个下方具有多个栅沟槽接触区的所述中央栅金属导线连至所述栅金属垫片；
每个所述栅沟槽内的所述屏蔽栅极，均通过至少一个位于每个栅沟槽上的屏蔽栅沟槽接触区连至源金属，所述至少一个屏蔽栅沟槽接触区沿所述第二轴向位于所述至少一个屏蔽栅接触行区中，所述至少一个屏蔽栅沟槽接触区与所述栅金属导线之间的距离大于100μm，且所述中央栅金属位于所述源金属的中间附近。
2.如权利要求1所述的SGT器件，其特征在于，所述外延层为多阶梯外延层，其掺杂浓度沿所述栅沟槽侧壁、自所述多个栅沟槽的底部至所述第一类型体区方向呈阶梯式递减。
3.如权利要求1所述的SGT器件，其特征在于，还进一步包括一个位于所述终端区的沟道终止区，所述沟道终止区具有所述第一导电类型的第二类型源区，其与沟道终止金属下方的所述外延层相连，且两相邻所述终端沟槽之间不存在所述第一类型体区。
4.如权利要求1所述的SGT器件，其特征在于，在每个所述的多个栅沟槽内，所述栅极位于所述屏蔽栅极之上。
5.如权利要求1所述的SGT器件，其特征在于，所述屏蔽栅极位于每个所述的多个栅沟槽中间，且所述栅极围绕所述屏蔽栅极的上部两侧形成。
6.如权利要求1所述的SGT器件，其特征在于，所述第一绝缘层为沿所述多个栅沟槽侧壁具有均匀厚度的单一氧化层。
7.如权利要求1所述的SGT器件，其特征在于，所述第一绝缘层具有多阶梯侧壁氧化层结构，其厚度沿所述栅沟槽侧壁、自多个所述栅沟槽底部至所述体区方向呈阶梯式递减。
8.如权利要求1所述的SGT器件，其特征在于，还进一步包括：两个长屏蔽栅沟槽接触行区和一个短屏蔽栅沟槽接触行区，所述的两个长屏蔽栅沟槽接触行区分别位于源金属的顶部和底部，所述的一个短屏蔽栅沟槽接触行区位于栅金属垫片区上方，其中每个栅沟槽都具有两个屏蔽栅沟槽接触区。
9.如权利要求1所述的SGT器件，其特征在于，还进一步包括：一个位于所述源金属顶部的长屏蔽栅沟槽接触行区，其中，每个所述的多个栅沟槽都具有一个屏蔽栅沟槽接触区。
10.如权利要求1所述的SGT器件，其特征在于，还进一步包括：一个位于所述源金属底部的长屏蔽栅沟槽接触行区和一个位于所述栅金属垫片区上方的短屏蔽栅沟槽接触行区，其中，每个所述的多个栅沟槽均具有一个屏蔽栅沟槽接触区。
11.一种屏蔽栅沟槽式(SGT)器件，其包括：
一个有源区，一个栅金属垫片区和多个栅金属导线；
所述有源区包括形成于具有第一导电类型外延层内的多个栅沟槽，所述外延层位于具有所述的第一导电类型的衬底之上；
位于所述有源区的所述多个栅沟槽，其被具有所述第一导电类型的第一类型源区所包围，所述第一类型源区位于具有第二导电类型的第一类型体区中，并接近具有所述第一导电类型的外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；
每个所述栅沟槽内的所述栅极，均通过所述多个下方具有多个栅沟槽接触区的栅金属导线连至所述栅金属垫片；
每个所述栅沟槽内的所述屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属，其中，所述的至少一个屏蔽栅沟槽接触区与任意一个所述的多个栅金属导线之间的距离均大于100μm。
12.如权利要求11所述的SGT器件，其特征在于，所述多个栅金属导线包括一个位于所述有源区中间区域的长栅金属导线和两个分别位于所述栅金属垫片区的上方和下方的短栅金属导线。
13.如权利要求12所述的SGT器件，其特征在于，还进一步包括位于所述源金属顶部和底部的两个屏蔽栅沟槽接触行区，其中，每个所述的多个栅沟槽都具有所述至少一个屏蔽栅沟槽接触区。
14.如权利要求11所述的SGT器件，其特征在于，所述多个栅金属导线包括三个长栅金属导线和两个短栅金属导线，所述的三个长栅金属导线分别位于所述有源区的顶部、中间和底部区域，所述的两个短栅金属导线分别位于所述栅金属垫片区的上方和下方。
15.如权利要求11所述的SGT器件，其特征在于，还进一步包括两个在所述多个栅金属导线之间的屏蔽栅沟槽接触行区，其中，每个所述的多个栅沟槽都具有至少一个屏蔽栅沟槽接触区。
16.一种屏蔽栅沟槽式(SGT)器件，其包括：
一个有源区，一个栅金属垫片区和至少一个栅金属导线；
所述有源区包括形成于具有第一导电类型外延层内的多个栅沟槽，所述外延层位于具有所述的第一导电类型的衬底之上；
所述外延层为具有不同掺杂浓度的多阶梯外延层；
位于所述有源区的所述多个栅沟槽，其被具有所述第一导电类型的源区所包围，所述第一类型源区位于具有第二导电类型的体区中，并接近具有所述第一导电类型的外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；
每个所述多个栅沟槽内的所述栅极，均通过至少一个下方具有多个栅沟槽接触区的栅金属导线连至所述栅金属垫片；
每个所述栅沟槽内的所述屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属，其中，所述的至少一个屏蔽栅沟槽接触区与所述的至少一个栅金属导线之间的距离大于100μm；
一个具有所述第二导电类型的源击穿电压保持区，其毗邻每个所述体区的下表面，并且与相邻的所述多个栅沟槽分隔开。
17.如权利要求16所述的SGT器件，其特征在于，还进一步包括一个具有所述第一导电类型的电场降低区，其围绕每个所述的多个栅沟槽的底部周围，所述电场降低区的掺杂浓度低于所述多阶梯外延层的第一外延层。
18.如权利要求16所述的SGT器件，其特征在于，每个所述多阶梯外延层的掺杂浓度沿所述栅沟槽侧壁、自所述多个栅沟槽的底部至所述体区方向呈阶梯式递减。
19.如权利要求16所述的SGT器件，其特征在于，在每个所述的多个栅沟槽内，所述栅极位于所述屏蔽栅极之上。
20.如权利要求16所述的SGT器件，其特征在于，所述屏蔽栅极位于每个所述的多个栅沟槽中间，且所述栅极围绕所述屏蔽栅极的上部两侧形成。
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