CN115473514A - 延迟电路与电路系统 - Google Patents

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Abstract

一种延迟电路与电路系统，其中延迟电路具有电压/电流转换单元、电容与输出逻辑单元。电压/电流转换单元接收输入信号，并根据输入信号的电压准位产生电流，其中电流正比于输入信号的电压准位。电容电连接电压/电流转换单元，接收电压/电流转换单元产生的电流，以进行充电。输出逻辑单元电连接电容，接收电容的一端上的电压信号，并根据电压信号产生输出信号，其中输入信号的转态时点与输出信号的转态时点之间的延迟时间与输入信号的电压准位无关。本发明提供一种延迟时间不受输入信号的电压准位变动影响的延迟电路，其架构简单，无须设置大面积与功耗较多的比较器与各类偏压电路。

Description

延迟电路与电路系统
技术领域
发明涉及一种延迟电路，且特别是一种不受输入电压变动而影响其延迟时间的延迟电路，以及使用所述延迟电路的电路系统。
背景技术
延迟电路用于延迟响应于输入信号的输出信号到达特定电压。当输入信号的电压准位是供应电压时，延迟电路可以做为电源缓启电路使用，且电源缓启电路常用于车用电子、计算机与各类电子产品中。由于将输出信号转态至特定电压，会需要一段延迟时间，因此，电源缓启电路可以让其所后端连接的电路、设备或装置在稳定后，才接收电源缓启电路所输出的特定电压，以避免后端连接的电路、设备或装置容易毁损，或降低其使用寿命。然而，现有的延迟电路会因为输入信号的电压准位不同，而有不同的延迟时间，故仍有可以改善的空间。
请参照图1，图1是一种已知技术的延迟电路的电路示意图。延迟电路1包括电压源11、电阻R与电容C，其中电阻R电连接于电容C与电压源11之间。电压源11用于提供电压准位为供应电压VDD的输入信号，以对电容C进行充电，使得电容C的一端产生电压准位为特定电压VC的输出信号。图1的延迟电路1的延迟时间为RC延迟时间，且特定电压VC与供应电压VDD之间的关系为VC＝VDD(1-e-t/RC)，因此要使得输出信号到达特定电压VC的时间为t＝-RCln(1-VC/VDD)。显然地，延迟时间与输入信号的电压准位(即，供应电压VDD的电压准位)有关，故延迟时间会因为输入信号的电压准位(即，供应电压VDD的电压准位)的变动而有所变化。
请参照图2，图2是另一种已知技术的延迟电路的电路示意图。延迟电路2包括电流源21、电容C与比较器22，其中电流源21接收具有供应电压VDD的输入信号并电连接电容C，比较器22的正输入端与负输入端分别电连接电容C与参考电压VREF。电流源21用于提供固定的电流IC，以对电容C充电。在电容C一端的电压被充到VREF后，比较器21的输出信号CMP_OUT的电压准位会转态至供应电压VDD。通过固定的电流IC对电容C充电以及比较器22的使用，可以让延迟电路2上电后的输出信号CMP_OUT转态至供应电压VDD的延迟时间为固定延迟时间。然而，图2的做法需要较多的电路组件，其包括电流、电压偏压电路、比较器与用于静态电流的偏压电路，此导致了电路面积较大与耗电量较高的技术问题。
发明内容
根据本发明的目的，本发明实施例提出一种延迟电路，其包括电压/电流转换单元、电容与输出逻辑单元。电压/电流转换单元接收输入信号，并根据输入信号的电压准位产生电流，其中电流正比于输入信号的电压准位。电容电连接电压/电流转换单元，接收电压/电流转换单元产生的电流，以进行充电。输出逻辑单元电连接电容，接收电容的一端上的电压信号，并根据电压信号产生输出信号，其中输入信号的转态时点与输出信号的转态时点之间的延迟时间与输入信号的电压准位无关。
根据上述延迟电路，在电压信号的电压准位等于输入信号的电压准位的一半时，输出逻辑单元输出转态的输出信号。
根据上述延迟电路，输出逻辑单元包括至少一个反相器。
根据上述延迟电路，输出逻辑单元由两个串连的反相器构成。
根据上述延迟电路，输入信号为供应电压，输出逻辑单元接收操作电压，且操作电压相关于供应电压。
根据上述延迟电路，电压/电流转换单元包括晶体管，其形成有源极衰减电阻，其中晶体管的栅极电连接接地电压，晶体管的漏极电连接电容，源极衰减电阻电连接于晶体管的源极与输入信号之间。
根据上述延迟电路，晶体管为P型MOS晶体管。
根据上述延迟电路，源极衰减电阻的电阻值远大于晶体管的小信号模型的转导的倒数。
根据上述延迟电路，电压/电流转换单元更包括电阻，电阻设置于源极衰减电阻与输入信号之间，且电阻的电阻值远大于晶体管的小信号模型的转导的倒数。
根据本发明的目的，本发明实施例提出一种电路系统，此电路系统包括前述任一种延迟电路与电连接延迟电路的负载，且负载用以接收输出信号。
综上所述，本发明实施例提供一种延迟时间不受输入信号的电压准位变动影响的延迟电路，其架构简单，无须设置大面积与功耗较多的比较器与各类偏压电路。
为了进一步理解本发明的技术、手段和效果，可以参考以下详细描述和附图，从而可以彻底和具体地理解本发明的目的、特征和概念。然而，以下详细描述和附图仅用于参考和说明本发明的实现方式，其并非用于限制本发明。
附图说明
通过下面结合附图对实施例的详细描述，可以更全面地理解本发明，其中：
图1是一种已知技术的延迟电路的电路示意图；
图2是另一种已知技术的延迟电路的电路示意图；
图3是本发明实施例的延迟电路的电路示意图；以及
图4是本发明另一个实施例的延迟电路的电路示意图。
附图标号：
1～4：延迟电路；
11：电压源；
21：电流源；
22：比较器；
31、41：电压/电流转换单元；
32、42：输出逻辑单元；
C：电容；
CMP_OUT、D_OUT：输出信号；
IC、ID：电流；
INV1、INV2：反相器；
MP：晶体管；
R：电阻；
VC：特定电压；
VDD：供应电压；
VS：电压；
以及RS：源极衰减电阻。
具体实施方式
现在将详细参考本发明的示范实施例，其示范实施例会在附图中被绘示出。在可能的情况下，在附图和说明书中使用相同的组件符号来指代相同或相似的部件。另外，示范实施例的做法仅是本发明的设计概念的实现方式的一者，下述的该等示范皆非用于限定本发明。
本发明实施例提供一种芯片面积较小且耗电量较低的延迟电路，且其延迟时间不受输入信号的电压准位变动影响。所述延迟电路不需使用比较器与各类偏压电路，其架构简单且易于实现，并相对地具有低制造成本的优势。所述延迟电路主要使用一个产生的电流会与输入信号的电压准位成正比的电压/电流转换单元来产生输出电流给电容进行充电，并使用输出逻辑单元来获取电容的一端的电压来产生输出信号，以借此补偿输入信号的电压准位变动对延迟时间造成的影响，从而实现具有固定延迟时间的延迟电路的目的，其中输出逻辑单元由至少一个反相器所构成，且较佳地，由偶数个串连的反相器组成(例如，两个)。
首先，请参照图3，图3是本发明实施例的延迟电路的电路示意图。延迟电路3包括电压/电流转换单元31、电容C与输出逻辑单元32，其中电压/电流转换单元31接收电压准位为供应电压VDD的输入信号以及电连接电容C的第一端，电容C的第二端电连接到低电压(接地电压)，输出逻辑单元32的输入端电连接电容C的第一端，以及输出逻辑单元32的输出端用于产生输出信号D_OUT。电压/电流转换单元31产生的电流会与输入信号的电压准位成正比，且电压/电流转换单元31产生的电流会对电容C进行充电。输出逻辑单元32接收电压准位为供应电压VDD的输入信号作为操作电压使用，且输出逻辑单元32于此实施例中，由串连的两个反相器INV1、INV2实现。在此请注意，输出逻辑单元32接收的操作电压可以不等于供应电压VDD，而是跟输入信号有相关，例如，输出逻辑单元32接收的操作电压为是降压转换器转换供应电压VDD产生的操作电压。
一般来说，反相器INV1、INV2(或输出逻辑单元32)的转态点大概是一半的供应电压VDD(即，VDD/2)，因此，将电容C的第一端充电至一半的供应电压VDD所需要的时间为T＝(C/I)×(VDD/2)。延迟电路3的延迟时间为输入信号的转态时点与输出信号的转态时点之间的时间差(即时间T加上输出逻辑单元32的延迟)，将电容C的第一端充电至一半的供应电压VDD所需要的时间即为延迟电路3的延迟时间的一部分，输出逻辑单元32的延迟为实质上为固定的，但时间T会随输入信号的电压准位与电流而改变。因此，在电容C的电容值是固定值的情况下，只要使电压/电流转换单元31产生的电流(即，I)与供应电压VDD成正比，时间T最后可变为固定值。在此请注意，输出逻辑单元32也可以仅用一个反相器来实现，或者可以使用超过两个以上的反相器来实现，且本发明不以此为限制。上述虽以反相器INV1、INV2(或输出逻辑单元32)的转态点大概是一半的供应电压VDD为例子进行说明，但本发明不以此为限制，只要使电压/电流转换单元31产生的电流(即，I)与供应电压VDD成正比，即可以使延迟时间中的时间T与输入信号的电压准位无关(即，延迟时间与输入信号的电压准位无关)。
接着，请参照图4，图4是本发明另一个实施例的延迟电路的电路示意图。延迟电路4包括电压/电流转换单元41、电容C与输出逻辑单元42，其中图4的电容C与输出逻辑单元42分别与图3的电容C与输出逻辑单元32完全相同，故不赘述，图4的电压/电流转换单元41为图3的电压/电流转换单元31的其中一种实现方式，但本发明不以此为限制。
于此实施例中，电压/电流转换单元41包括晶体管MP，其中晶体管MP形成有源极衰减电阻(source degeneration resistor)RS，源极衰减电阻RS的第一端接收输入信号，源极衰减电阻RS的第二端电连接晶体管MP的源极，晶体管MP的栅极电连接接地电压，以及晶体管MP的漏极电连接电容C的第一端。于此实施例中，晶体管MP为P型MOS晶体管。
于此实施例中，源极衰减电阻RS的电阻值远大于晶体管MP的小信号模型的转导gm的倒数时(RS>>1/gm)，流经晶体管MP的漏极电流(即，电压/电流转换单元41产生的电流)ID＝VSG/RS，其中VSG为晶体管MP的源极-栅极电压差(于此实施例中为电压VS)，以及电压VS＝VDD-IDRS，因此可以计算出ID＝VDD/2RS，即电流ID正比于供应电压VDD。另外，如前面所述，反相器INV1、INV2(或输出逻辑单元32)的转态点(即，反相器INV1、INV2的输入阀值电压)大概是一半的供应电压VDD(即，VDD/2)，因此，延迟电路4的延迟时间中的时间T＝(C/ID)×(VDD/2)＝CRS，而与供应电压VDD完全无关。附带一提的是，如果源极衰减电阻(sourcedegeneration resistor)RS不够大，则在其他实施例中，可以使用大电阻直接接到晶体管MP的源极与输入信号之间，且外挂电阻的电阻值远大于转导gm的倒数。
除此之外，本发明实施例还提供一种电路系统，此电路系统可以特别是具有未备妥状态下容易因为接收高电压而毁损的负载的电路系统，但本发明不以此为限制。电路系统包括前述任一种实施例与其变化的延迟电路与负载，且负载用以电连接延迟电路的输出端，以接收延迟电路输出的输出信号，其中负载可以是各种类型的功能性电路，例如，精密微机电芯片、感测仪器或车用电子芯片等，且本发明不以负载的类型为限制。
综合以上所述，本发明实施例提供一种芯片面积较小且耗电量较低的延迟电路，且其延迟时间不受输入信号的电压准位变动影响。所述延迟电路不需使用比较器与各类偏压电路(电压、电流偏压电路与用于静态电流的偏压电路等)，其架构简单且易于实现，并相对地具有低制造成本的优势。
将理解的是，上述实施例仅作为示例被引用，并且本发明不限于以上已经具体示出和描述的内容。取而代之地，本发明的范围包括上述各种特征的组合和子组合、本领域技术人员在阅读前述说明后将想到的这些变化及其变形和修饰，以及已知技术所未公开者。通过引用并入本专利申请的文件应被认为是本申请的组成部分，除了在这些并入文件中以与本说明书中明确或隐含的定义相抵触的方式定义任何术语的范围外，应该考虑本说明书中的定义。

Claims (10)

1.一种延迟电路，其特征在于，所述延迟电路包括：
电压/电流转换单元，接收输入信号，并根据所述输入信号的电压准位产生电流，其中所述电流正比于所述输入信号的电压准位；
电容，电连接所述电压/电流转换单元，接收所述电压/电流转换单元产生的所述电流，以进行充电；
输出逻辑单元，电连接所述电容，接收所述电容的一端上的电压信号，根据所述电压信号产生输出信号，其中所述输入信号的转态时点与所述输出信号的转态时点之间的延迟时间与所述输入信号的电压准位无关。
2.如权利要求1所述的延迟电路，其特征在于，其中在所述电压信号的电压准位等于所述输入信号的电压准位的一半时，所述输出逻辑单元输出转态的输出信号。
3.如权利要求1所述的延迟电路，其特征在于，其中所述输出逻辑单元包括至少一个反相器。
4.如权利要求1所述的延迟电路，其特征在于，其中所述输出逻辑单元由偶数个串连的反相器构成。
5.如权利要求1所述的延迟电路，其特征在于，其中所述输入信号为供应电压，所述输出逻辑单元接收操作电压，所述操作电压相关于所述供应电压。
6.如权利要求1所述的延迟电路，其特征在于，其中所述电压/电流转换单元包括：
晶体管，其形成有源极衰减电阻，其中所述晶体管的栅极电连接接地电压，所述晶体管的漏极电连接所述电容，所述源极衰减电阻电连接于所述晶体管的源极与所述输入信号之间。
7.如权利要求6所述的延迟电路，其特征在于，其中所述晶体管为P型MOS晶体管。
8.如权利要求6所述的延迟电路，其特征在于，其中所述源极衰减电阻的电阻值远大于所述晶体管的小信号模型的转导的倒数。
9.如权利要求6所述的延迟电路，其特征在于，其中所述电压/电流转换单元更包括：
电阻，设置于所述源极衰减电阻与所述输入信号之间，且所述电阻的电阻值远大于所述晶体管的小信号模型的转导的倒数。
10.一种电路系统，其特征在于，所述电路系统包括：
如权利要求1至9任一项所述的延迟电路；以及
负载，电连接所述延迟电路，用以接收所述输出信号。
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