CN115456157A - 一种基于忆阻器的多感觉互联想记忆网络电路 - Google Patents

一种基于忆阻器的多感觉互联想记忆网络电路 Download PDF

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Abstract

本发明公开了一种基于忆阻器的多感觉互联想记忆网络电路，属于神经形态工程技术领域，其利用忆阻器的器件特性，可以模拟神经元膜电位的变化，实现对外界目标信息的频率编码，将实值信号编码为可以由脉冲神经网络处理的脉冲信号。突触电路中，忆阻器的阻值根据外界输入信息的变化实时在线调整，即在电路运行时对忆阻阻值进行调节。同一通路的存储信号可以直接激活其相应的检索信号，不同通路的存储信号通过检索信号的反馈连接来激活其他通路的检索信号，以实现双向检索，即本发明能够实现多感觉信号到多感觉信号的双向联想记忆及检索；由此解决现有技术不能实现多种模式到多种模式的相互联想的技术问题。

Description

一种基于忆阻器的多感觉互联想记忆网络电路
技术领域
本发明属于神经形态工程技术领域，更具体地，涉及一种基于忆阻器的多感觉互联想记忆网络电路。
背景技术
联想记忆作为自主认知系统的一个重要分支，无论是在神经科学还是脑源计算领域，其相关研究都受到了越来越多的关注，它是指将当前感知到的物体与其他相关的物体联系起来。通过联想学习，人们可以形成记忆，更快地获得新知识，并加深大脑对周围世界的理解。联想记忆对于逻辑推理、联想思维和想象等高级认知能力至关重要。使机器大脑具有联想记忆将有助于它从自然环境或社会活动中获取知识、经验和技能，并有望促进改善认知过程、情绪反应和行为决策。
忆阻器是一种双端纳米级器件，其阻值可以通过流过的电荷量来调节。它们已被广泛应用于神经形态电路，如人工神经元和突触，具有高密度、非挥发性、能源效率和互补金属氧化物半导体兼容等特性。
结合忆阻神经形态电路，一些研究者对联想记忆的实现做出了贡献。许多工作都致力于模拟巴甫洛夫条件反射并在味觉神经元和听觉神经元之间设计联想学习，随后，许多学者探索了更多的联想记忆现象，并赋予了基于忆阻器的联想记忆电路更像大脑的功能，如可变速率的学习和遗忘，泛化和分化，以纵向发展联想记忆网络。然而，现有技术属于一对一的联想，无法实现联想记忆的遗忘形式。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种基于忆阻器的多感觉互联想记忆网络电路，其目的在于利用忆阻器自动响应输入变化实时偏上调节，实现多感觉信号到多感觉信号的双向联想记忆及检索，由此解决现有技术不能实现多种模式到多种模式的相互联想的技术问题。
为实现上述目的，按照本发明的1个方面，提供了一种基于忆阻器的多感觉互联想记忆网络电路，包括：
n个存储神经元电路，分别用于将输入的n个模态的电压模态信号编码为特定频率的脉冲型存储信号并一一输出，n为大于或等于2的整数；
逻辑电路，与n个所述存储神经元电路的n个输出端连接，用于对输入的任意两个所述存储信号进行与非及或处理；
n个突触电路，设有1个逻辑输入端、n个存储输入端和n个反馈输入端；所述逻辑输入端与所述逻辑电路连接，用于接收任意两个所述存储信号的与非；n个所述存储输入端分别与同模态的所述存储神经元电路的输出端一一连接，用于接收所述存储信号；n个所述突触电路用于利用任意两个所述存储信号的与非对其中的忆阻器上的电压开关进行控制，从而调整突触权重，再将所述存储信号和各个所述反馈输入端接收到的其他模态检索信号与所述突触权重做乘积后求和并输出；
n个检索神经元电路，设有1个逻辑输入端和n个突触输入端；所述逻辑输入端与所述逻辑电路连接，用于接收任意两个所述存储信号的或；其n个突触输入端与n个所述突触电路的n个输出端一一对应连接，用于通过比例运算放大器和比较电路对n个所述突触电路的输出进行处理得到检索信号；各个所述检索神经元电路的输出端均连接至不同模态的n-1个所述突触电路的反馈输入端，以将其他模态的检索信号反馈给连接的n-1个所述突触电路。
在其中一个实施例中，每个所述突触电路设1个所述存储输入端、n-1个所述反馈输入端和1个输出端，其内部包括n-1个所述忆阻器；
其中，n-1个所述忆阻器的一侧均连接所述存储输入端，另一侧分别一一对应连接n-1个所述反馈输入端；各个所述突触电路的n-1个所述反馈输入端分别与不同模态的n-1个所述检索神经元电路的输出端一一对应连接。
在其中一个实施例中，每个所述突触电路包括：n-1突触单元，每个所述突触单元包括：
电阻R11，其第一端与所述存储输入端连接，其第二端作为所述突触电路的输出端与所述检索神经元电路的输入端相连；
电阻R12，其第一端与所述反馈输入端连接，用于接收所述检索神经元电路的输出电压；
忆阻器M12，其一端与所述电阻R11的第二端相连，另一端与所述电阻R12的第二端相连；
PMOS管P3，其源级与1V电压源相连，其漏级与所述忆阻器M12的正极相连；其栅极与所述突触电路的逻辑输入端连接，以接收所述逻辑电路中与非门的输出。
在其中一个实施例中，所述逻辑电路包括n*(n-1)/2个逻辑单元，每个所述逻辑单元对应两个所述突触单元，包括：
与非门D2，其输入端与任意两个所述存储神经元电路输出端一一对应连接，其输出端连接至一个所述突触单元中的PMOS管P3的栅极和另一个所述突触单元中的PMOS管P3的栅极；
或门D3，其输入端与任意两个所述存储神经元电路输出端一一对应连接，其输出端连接至各个所述检索神经元电路，用于提高所述检索神经元电路的抗干扰能力。
在其中一个实施例中，所述存储神经元电路包括：
NMOS管N1，利用源级接收输入电压；
PMOS管P1，其源级接入控制电压，其栅极接入所述输入电压；
PMOS管P2，其栅极与所述NMOS管N1的栅极相连，其源级与所述PMOS管P1漏极相连；
忆阻器MN，其正极与所述NMOS管N1的漏极和所述PMOS管P2的漏极连接；
电阻R1，其一端与所述忆阻器MN的负端相连，另一端接地；
第一运算放大器OPE1，其同相输入端与-0.1V电压源相连，其反相输入端与所述忆阻器MN的负端相连；
第二运算放大器OPE2，其反相输入端与所述0.5V电压源相连，其同相输入端与所述忆阻器MN的负端相连；
与门D1，其一个输入端与所述第一运算放大器OPE1输出端相连，其另一个输入端与所述第二运算放大器OPE2输出端相连，其输出端与所述NMOS管N1的栅极相连；
第三运算放大器OPE3，其反相输入端与正电压源相连，其同相输入端与所述忆阻器MN的负端相连，其输出端作为所述存储神经元电路的输出端。
在其中一个实施例中，每个所述检索神经元电路包括：电阻R2、R3、R4，运算放大器OPE4、OPE5、OPE6、与门D4；
所述运算放大器OPE4的反相输入端作为所述检索神经元电路的输入端，与所述电阻R2的一端相连；
所述电阻R2的另一端与所述运算放大器OPE4的输出端相连，并与所述电阻R3的一端相连；
所述电阻R3的另一端与所述运算放大器OPE5的反相输入端相连，并与所述电阻R4的一端相连；
所述电阻R4的另一端与所述运算放大器OPE6的正相输入端相连；
所述运算放大器OPE4、OPE5的正向输入端接地；所述运算放大器OPE6的反相输入端连接0.1V电压源；所述运算放大器OPE6的输出端与所述与门D4的一个输入端相连；
所述与门D4的另一输入端与所述逻辑电路的输出端相连，所述与门D4的输出端作为检索神经元电路的输出端。
在其中一个实施例中，所述检索神经元电路将所述存储神经元电路输出的存储信号与n-1个由所述检索神经元电路反馈输出的所述检索信号，同对应突触权重做乘积后求和，求和的值将与所述检索神经元电路中的所述运算放大器OPE6的反相端电压进行比较，实现相应的功能。
在其中一个实施例中，n个所述存储神经元电路的输出信号两两输入到所述逻辑电路的与非门中，所述与非门输出控制信号控制所述突触电路中的PMOS管的开关；当所述PMOS管被打开，所述PMOS管的源级电压将施加到所述忆阻器上，从而改变突触权重。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
第一、本发明提供一种基于忆阻器的多感觉互联想记忆网络电路，其利用忆阻器的器件特性，可以模拟神经元膜电位的变化，实现对外界目标信息的频率编码，将实值信号编码为可以由脉冲神经网络处理的脉冲信号。突触电路中，忆阻器的阻值根据外界输入信息的变化实时在线调整，即在电路运行时对忆阻阻值进行调节。同一通路的存储信号可以直接激活其相应的检索信号，不同通路的存储信号通过检索信号的反馈连接来激活其他通路的检索信号，以实现双向检索，即本发明能够实现多感觉信号到多感觉信号的双向联想记忆及检索；
第二、由于电路易于扩展，因此可实现多感觉到多感觉的大规模联想记忆网络电路，并实现联想记忆的复杂功能，例如联想记忆的获得、消退、恢复、传递和巩固功能等，并应用于情景记忆、跨模态行为级联想等场景。
第三、由于在电路设计时避免了大面积和大功耗器件，利用忆阻器，可在面积和功耗上占有优势。
附图说明
图1是本发明一实施例中的多感觉互联想记忆网络电路的结构示意图。
图2是本发明一实施例中的存储神经元的具体实现电路图。
图3是本发明一实施例中双模态输入下的联想记忆网络电路的电路图，其中展示了逻辑电路、两个突触电路和两个检索神经元电路的细节。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明的目的在于提供一种基于忆阻器的多感觉互联想记忆网络电路。利用忆阻器的器件特性，可以模拟神经元膜电位的变化，实现对外界目标信息的频率编码，将实值信号编码为可以由脉冲神经网络处理的脉冲信号。突触电路中，忆阻器的阻值根据外界输入信息的变化实时在线调整，即在电路运行时对忆阻阻值进行调节。同一通路的存储信号可以直接激活其相应的检索信号，不同通路的存储信号通过检索信号的反馈连接来激活其他通路的检索信号，以实现双向检索。由于电路易于扩展，因此可实现多感觉到多感觉的大规模联想记忆网络电路，并实现联想记忆的复杂功能，例如联想记忆的获得、消退、恢复、传递和巩固功能等，并应用于情景记忆、跨模态行为级联想等场景。由于在电路设计时避免了大面积和大功耗器件，利用忆阻器，可在面积和功耗上占有优势。
图1是本发明所设计的多感觉互联想记忆网络电路的结构图。如图1所示，联想记忆网络电路包括存储神经元电路、逻辑电路、突触电路和检索神经元电路四个部分。
其中，存储神经元电路将输入的模态信息编码为与频率相关的脉冲型存储信号，一方面输出到逻辑电路，另一方面输出到突触电路。逻辑电路根据存储信号输出控制信号，以此控制施加到突触模块中施加到忆阻上的学习电压的开关，从而调整突触权重。第k个突触电路将整合第k个存储神经元电路输出的存储信号以及其他n-1个检索神经元电路输出的检索信号，并将他们与各自的突触权重相乘积。根据基尔霍夫定律，检索神经元电路得到乘积和，若该值超过激活阈值，第k个检索神经元将输出高电平的检索神经元信号，并且该信号也将反馈到其他n-1个突触电路中。在电路工作时，假设第m个感觉信息V m和第n个感觉信息V n同时输入电路，突触电路的突触阵列中，第m行第n列和第n行第m列的突触忆阻将减小，意味着突触忆阻增大，它表示第m个感觉信息和第m个感觉信息之间建立了强联系，如果该联想学习保持一段时间，输入第m个感觉信息，既能检索第m个感觉信息，也能检索第n个感觉信息。
图2是多感觉互联想记忆网络电路的存储神经元电路。VInput是由人工神经网络输出的识别分数映射出来的负电压。VInput连接至第一PMOS管P1的栅极和第一NMOS管N1的源级。VControl是模块控制电压，连接至第一PMOS管P1的源级，第一PMOS管P1的漏极连接第二PMOS管P2的源级。第一NMOS管N1的漏极连接至突触忆阻器MN的“+”端，忆阻器MN的“-”端与电阻R1的一端、运算放大器OPE1的反相输入端、运算放大器OPE2和OPE3的正向输入端相连，电阻R1的另一端接地。运算放大器OPE1的正向输入端连接-0.1V电压源，运算放大器OPE2的反向输入端连接0.5V电压源，运算放大器OPE3的反向输入端连接0.4V电压源。运算放大器OPE2和运算放大器OPE3的输出端分别连接与门D1的输入端，与门D1的输出端连接第一NMOS管N1的栅极和第二PMOS管P2的栅极。
在存储神经元电路工作时，VInput与VControl的压差使P1导通，负电压VInput使N1导通，VInput施加到忆阻器MN上，使MN的阻值逐渐增大。由于运算放大器的输入端阻抗非常大，根据虚断定理，MN正端的电流流经MN和R1至地。由基尔霍夫定律可知，R1上的分压表示为：
Figure 552895DEST_PATH_IMAGE001
……(1)
当MN的阻值增大，VM增大，当VM不超过-0.1V时，OPE1输出高电平，使与门D1输出高电平，控制P2关断;当VM逐渐增大并超过-0.1V时，OPE1和OPE2均输出低电平，使D1输出低电平，控制P1导通，此时，VControl将通过导通的P1和P2施加到MN上。由于VControl是正电压，将导致MN的阻值逐渐减小，VM也从负电压跳变为正电压，并且由于MN的持续减小而逐渐增大。当VM增大到超过0.4V时，运算放大器OPE3将输出高电平，当VM增大到超过0.5V时，运算放大器OPE2将输出高电平，使与门D1输出高电平，控制P2关断，此时，MN的正端电压变为VInput，VM跳变为负值，OPE3输出低电平。此后，电路再次自发的重复上述过程，并持续的输出一定频率的脉冲电压，即存储信号。
为了将多感觉互联想记忆网络电路说明的更加清楚，这里以n=2为例，介绍了双模态互感觉联想记忆网络电路。具体的电路图如图3所示。下面将分模块介绍所发明的联想记忆网络电路。
逻辑电路包含与非门D2和或门D3，与非门D2的输出端与PMOS管P3的栅极相连，或门D3的输出端与检索神经元电路1和检索神经元电路2的输入端相连。由于突触电路的结构均相同，这里只取突触电路1进行阐述。存储神经元电路1输出存储信号VS1，作为突触电路1的输入端，与电阻R11的一端相连，R11的另一端与M12的负端相连，并与检索神经元电路1的运算放大器OPE4的反相输入端相连。Ｍ12的正端与电阻R12的一端相连，并与PMOS管P3的漏极相连。P3的源级与学习电压VL相连，R12的另一端与检索神经元电路2的输出端相连。由于检索神经元电路的结构均相同，这里只取检索神经元电路1进行阐述。运算放大器OPE4的反向输入端与突触电路1的输出相连，并与电阻R2的一端相连，R2的另一端与OPE4的输出端相连，与电阻R3的一端相连，R3的另一端与运算放大器OPE5的反相输入端相连，并与电阻R4的一端相连，R4的另一端与OPE5的输出端相连，与运算放大器OPE6的正向输入端相连，OPE6的输出端与与门D4的一个输入端相连。运算放大器OPE4和OPE5的正向输入端接地，OPE6的反向输入端与0.1V电压源相连。
当存储神经元电路1和存储神经元电路2输出的存储信号VS1和VS2均为高电平时，与非门D2输出低电平。该低电平信号使PMOS管P3和P4导通，正的学习电压VL将施加到忆阻器M12和M21上，使忆阻器M12和M21的阻值减小，意味着连接权重增加。检索神经元中的电阻R2，R3，R4，和运算放大器OPE3，OPE4构成两对反向比例运算器。R11是阻值为0.5kΩ的小电阻，R12是阻值为0.01kΩ小电阻，R2，R3，R4是1kΩ电阻。根据基尔霍夫定律以及运算放大器的虚短，虚断原理，OPE5的输出电压可以计算为：
Figure 776066DEST_PATH_IMAGE002
……(2)
其中，VS1为存储神经元电路1的输出信号，VR2为检索神经元电路2的输出信号。同理，在检索神经元电路2中，运算放大器OPE8的输出电压可以计算为：
Figure 716340DEST_PATH_IMAGE003
……(3)
其中，VS2为存储神经元电路2的输出信号，VR1为检索神经元电路1的输出信号，R22 为0.5kΩ小电阻，R21为0.01kΩ小电阻。由于M12和M21是阻值为25kΩ到3kΩ之间的电阻，R12 和R21的阻值通常可以忽略，那么，
Figure 207102DEST_PATH_IMAGE004
，
Figure 902525DEST_PATH_IMAGE005
，
Figure 612992DEST_PATH_IMAGE006
，分别代表VS1，VR2，VS2，VR1的连接权值。当M12 和M21在学习电压下减小时，VOPE5和VOPE8逐渐增大，当它们超过0.1V时，VOPE6和VOPE9将输出高 电平，意味着检索神经元被激活。VOPE6和VOPE9的输出信号分别输入到与门D4和D5中，输出高 电平检索信号VR1和VR2。逻辑电路中的D3是为了保证在没有任何存储信号输入的情况下，检 索信号处于低电平。
该电路的互联想记忆功能体现在，当联想学习一段时间后，M12和M21降低到一定的低阻值状态，对于第一条感觉通路来说，假设此时没有VS1输入，仅有VS2输入，VS2可以通过小电阻R22直接激活检索神经元，使检索神经元电路2输出的检索信号VR2为高电平，VR2反馈到检索神经元电路1，即使此时VS1=0，但由于M12的阻值很小，VR1也能通过VR2施加到M12上的电流加载到反向比例运算放大电路中，使VR1为高电平。即，第二个感觉存储信号可以检索第一个和第二个感觉信号，以实现联想记忆功能。
由于在该联想记忆网络电路中，输入信号及输出信号均为脉冲信号，并且电路模块化，相同模块的电路具有相同的结果，易于扩展成大规模的多感觉互联想记忆神经网络电路。所使用的忆阻器作为人工突触，面积和功耗占有优势。由于网络结构的反馈互联，该电路很适合用于实现行为级的联想记忆，即以人工神经网络作为该联想记忆网络的前端，将人工神经网络的识别结果编码为脉冲信号后再用于联想。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于忆阻器的多感觉互联想记忆网络电路，其特征在于，包括：
n个存储神经元电路，分别用于将输入的n个模态的电压模态信号编码为脉冲型存储信号并一一输出，n为大于或等于2的整数；
逻辑电路，与n个所述存储神经元电路的n个输出端连接，用于对输入的任意两个所述存储信号进行与非及或处理；
n个突触电路，设有1个逻辑输入端、n个存储输入端和n个反馈输入端；所述逻辑输入端与所述逻辑电路连接，用于接收任意两个所述存储信号的与非；n个所述存储输入端分别与同模态的所述存储神经元电路的输出端一一连接，用于接收所述存储信号；n个所述突触电路用于利用任意两个所述存储信号的与非对其中的忆阻器上的电压开关进行控制，从而调整突触权重，再将所述存储信号和各个所述反馈输入端接收到的其他模态检索信号与所述突触权重做乘积后求和并输出；
n个检索神经元电路，设有1个逻辑输入端和n个突触输入端；所述逻辑输入端与所述逻辑电路连接，用于接收任意两个所述存储信号的或；n个突触输入端与n个所述突触电路的n个输出端一一对应连接，用于通过比例运算放大器和比较电路对n个所述突触电路的输出进行处理得到检索信号；各个所述检索神经元电路的输出端均连接至不同模态的n-1个所述突触电路的反馈输入端，以将其他模态的检索信号反馈给连接的n-1个所述突触电路。
2.如权利要求1所述的基于忆阻器的多感觉互联想记忆网络电路，其特征在于，每个所述突触电路设1个所述存储输入端、n-1个所述反馈输入端和1个输出端，其内部包括n-1个所述忆阻器；
其中，n-1个所述忆阻器的一侧均连接所述存储输入端，另一侧分别一一对应连接n-1个所述反馈输入端；各个所述突触电路的n-1个所述反馈输入端分别与不同模态的n-1个所述检索神经元电路的输出端一一对应连接。
3.如权利要求2所述的基于忆阻器的多感觉互联想记忆网络电路，其特征在于，每个所述突触电路包括：n-1突触单元，每个所述突触单元包括：
电阻R11，其第一端与所述存储输入端连接，其第二端作为所述突触电路的输出端与所述检索神经元电路的输入端相连；
电阻R12，其第一端与所述反馈输入端连接，用于接收所述检索神经元电路的输出电压；
忆阻器M12，其一端与所述电阻R11的第二端相连，另一端与所述电阻R12的第二端相连；
PMOS管P3，其源级与1V电压源相连，其漏级与所述忆阻器M12的正极相连；其栅极与所述突触电路的逻辑输入端连接，以接收所述逻辑电路中与非门的输出。
4.如权利要求3所述的基于忆阻器的多感觉互联想记忆网络电路，其特征在于，所述逻辑电路包括n*(n-1)/2个逻辑单元，每个所述逻辑单元对应两个所述突触单元，包括：
与非门D2，其输入端与任意两个所述存储神经元电路输出端一一对应连接，其输出端连接至一个所述突触单元中的PMOS管P3的栅极和另一个所述突触单元中的PMOS管P3的栅极；
或门D3，其输入端与任意两个所述存储神经元电路输出端一一对应连接，其输出端连接至各个所述检索神经元电路的输入端，用于提高所述检索神经元电路的抗干扰能力。
5.如权利要求1所述的基于忆阻器的多感觉互联想记忆网络电路，其特征在于，所述存储神经元电路包括：
NMOS管N1，利用源级接收输入电压；
PMOS管P1，其源级接入控制电压，其栅极接入所述输入电压；
PMOS管P2，其栅极与所述NMOS管N1的栅极相连，其源级与所述PMOS管P1漏极相连；
忆阻器MN，其正极与所述NMOS管N1的漏极和所述PMOS管P2的漏极连接；
电阻R1，其一端与所述忆阻器MN的负端相连，另一端接地；
第一运算放大器OPE1，其同相输入端与-0.1V电压源相连，其反相输入端与所述忆阻器MN的负端相连；
第二运算放大器OPE2，其反相输入端与所述0.5V电压源相连，其同相输入端与所述忆阻器MN的负端相连；
与门D1，其一个输入端与所述第一运算放大器OPE1输出端相连，其另一个输入端与所述第二运算放大器OPE2输出端相连，其输出端与所述NMOS管N1的栅极相连；
第三运算放大器OPE3，其反相输入端与正电压源相连，其同相输入端与所述忆阻器MN的负端相连，其输出端作为所述存储神经元电路的输出端。
6.如权利要求1所述的基于忆阻器的多感觉互联想记忆网络电路，其特征在于，每个所述检索神经元电路包括：电阻R2、R3、R4，运算放大器OPE4、OPE5、OPE6、与门D4；
所述运算放大器OPE4的反相输入端作为所述检索神经元电路的输入端，与所述电阻R2的一端相连；
所述电阻R2的另一端与所述运算放大器OPE4的输出端相连，并与所述电阻R3的一端相连；
所述电阻R3的另一端与所述运算放大器OPE5的反相输入端相连，并与所述电阻R4的一端相连；
所述电阻R4的另一端与所述运算放大器OPE6的正相输入端相连；
所述运算放大器OPE4、OPE5的正向输入端接地；所述运算放大器OPE6的反相输入端连接0.1V电压源；所述运算放大器OPE6的输出端与所述与门D4的一个输入端相连；
所述与门D4的另一输入端与所述逻辑电路的输出端相连，所述与门D4的输出端作为检索神经元电路的输出端。
7.如权利要求6所述的基于忆阻器的多感觉互联想记忆网络电路，其特征在于，所述检索神经元电路将所述存储神经元电路输出的存储信号与n-1个由所述检索神经元电路反馈输出的所述检索信号，同对应突触权重做乘积后求和，求和的值将与所述检索神经元电路中的所述运算放大器OPE6的反相端电压进行比较，实现相应的功能。
8.如权利要求1-7任一项所述的基于忆阻器的多感觉互联想记忆网络电路，其特征在于，工作时，n个所述存储神经元电路的输出信号两两输入到所述逻辑电路的与非门中，所述与非门输出控制信号控制所述突触电路中的PMOS管的开关；当所述PMOS管被打开，所述PMOS管的源级电压将施加到所述忆阻器上，从而改变突触权重。
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