CN113811896A - 用于存储器内计算的双极全忆阻器电路 - Google Patents

用于存储器内计算的双极全忆阻器电路 Download PDF

Info

Publication number
CN113811896A
CN113811896A CN202080032752.XA CN202080032752A CN113811896A CN 113811896 A CN113811896 A CN 113811896A CN 202080032752 A CN202080032752 A CN 202080032752A CN 113811896 A CN113811896 A CN 113811896A
Authority
CN
China
Prior art keywords
circuit
memristor
coupled
excitatory
voltage source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080032752.XA
Other languages
English (en)
Other versions
CN113811896B (zh
Inventor
易伟
乔斯·克鲁兹-阿尔布雷克特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HRL Laboratories LLC
Original Assignee
HRL Laboratories LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HRL Laboratories LLC filed Critical HRL Laboratories LLC
Publication of CN113811896A publication Critical patent/CN113811896A/zh
Application granted granted Critical
Publication of CN113811896B publication Critical patent/CN113811896B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/15—Correlation function computation including computation of convolution operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/0464—Convolutional networks [CNN, ConvNet]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4818—Threshold devices
    • G06F2207/4824—Neural networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/048—Activation functions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/084—Backpropagation, e.g. using gradient descent
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/09—Supervised learning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Data Mining & Analysis (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Software Systems (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Biophysics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Neurology (AREA)
  • Computer Hardware Design (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种用于执行能量高效且高吞吐量乘法‑累加(MAC)算术点积运算和卷积计算的电路，包括二维交叉阵列和输出忆阻器神经元电路，该二维交叉阵列包括多个行输入和具有多个列电路的至少一列，其中每个相应列电路包括：兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出；抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，输出忆阻器神经元电路耦接到每个列电路的第一输出和第二输出。

Description

用于存储器内计算的双极全忆阻器电路
相关申请的交叉引用
本申请涉及并要求2019年5月7日提交的美国临时申请No.62/844,611、2019年6月13日提交的美国临时申请No.62/860,915和202年3月3日提交的美国非临时申请No.16/808,227的优先权，这些申请以引用的方式并入本文中。本申请还涉及于2020年3月3日提交的美国非临时申请No.16/808,222和PCT申请(参考号No.632140-4)，这两项申请同时提交。
关于联邦资金的声明
本发明是根据美国政府合同FA8650-18-C-7869作出的。美国政府在本发明中具有某些权利。
技术领域
本公开涉及神经网络。
背景技术
深度卷积神经网络(CNN)是当前机器学习和视觉数据处理的主流架构。在典型的神经网络中，大量的乘法-累加(MAC)算术运算用于计算输入图像块的卷积以用于特征提取。卷积是CNN中用于视觉或音频数据处理的计算最密集的部分。在基于冯诺依曼(vonNeumann)架构的传统数字计算机中，算术逻辑单元(ALU)和数据存储器在空间上是分开的，用于移动数据的能量可以比用于计算的能量高10倍。因此，期望开发新的电路架构，以实现能量高效且高吞吐量的存储器内(in-memory)或存储器附近(near-memory)计算。
对存储器内计算有益的电路架构是神经形态尖峰神经网络(SNN)，其结合了三个主要优点。
首先，一种非易失性交叉(crossbar)存储器架构，允许在本地保存和再次使用MAC运算中的两个操作数中的一个，这大大减少了移动数据时使用的能量。第二，无源忆阻器突触的模拟(连续)切换，具有中等比特精度(每个突触的单个元素高达约7比特)，从而实现节能模拟计算。第三，尖峰域数据表示，允许能量高效的MAC操作和最小的电流消耗。
然而，现有技术神经形态SNN演示主要是用CMOS电子器件构建的。CMOS电子器件不是仿生的，因此需要大的电路开销来构建神经元和突触构建块，这抵消了SNN架构的好处。
参考文献[1]由本发明人于2019年6月13日提交(632128)(准备中的NP 632152)的美国临时申请62/860,915通过引用并入本文，其描述了用于能量高效且并行的存储器内MAC运算和卷积计算的无晶体管全忆阻器SNN电路和方法。模拟全忆阻器神经形态卷积电路(神经突触处理器)由以兴奋性有源忆阻器为基础的尖峰神经元和无源忆阻器突触组成。表示卷积权重的突触元素被组织成二维交叉阵列，其中尖峰忆阻器神经元在边缘处连接行(字线)和列(位线)。存储器内向量矩阵乘法(VMM)算术运算，可以使用欧姆定律和基尔霍夫电流定律原理并行计算，以实现高通量的多核卷积。尖峰域数据编码保证了比数字电路更好的能量效率。通过器件级SPICE模拟分析了图像分类中的卷积性能，结果表明，无晶体管卷积电路可以提供比最先进(SOA)CMOS神经形态处理器(IBM TrueNorth)高10倍或更好的能量效率(每输入比特0.3nJ相比于每输入比特6.7nJ)。
然而，使用参考文献[1]的神经元和突触进行存储器内计算的无晶体管全忆阻器神经形态电路只能与所有权重都为正的内核执行卷积。这使得该电路不适用于某些应用，例如在某些神经网络图像分类器中实现卷积层。
参考文献[2]中描述的电路通过引用并入本文，描述了利用忆阻器工具栏(toolbar)突触的模拟信号和图像处理，但它没有示出集成忆阻器神经元的使用。此外，参考文献[2]的电路可能需要外部神经元，这将导致更大的电路消耗更多的功率。
参考文献
在此引入以下参考文献，如同全文阐述的一样。
[1]美国临时申请62/860,915，2019年6月13日提交(632128)(准备中NP 632152)
[2]Li,C.,Hu,M.,Li,Y.,Jiang,H.,Ge,N.,Montgomery,E.,Zhang,J.,Song,W.,Dávila,N.,Graves,C.E.和Li,Z.，2018。“大型忆阻器交叉的模拟信号和图像处理(Analoguesignal and image processing with large memristor crossbars)”，自然电子学(Nature Electronics)，1(1),p.52。
[3]美国专利申请No.15/976,687，2018年5月10日提交。
[4]美国专利申请No.15/417,049，2017年1月26日提交。
[5]美国专利申请No.16/005,529，提交日期不详。
[6]美国专利申请No.15/879,363，2018年1月24日提交。
[7]M.D.Pickett,G.Medeiros-Ribeiro和R.S.Williams，“用莫特忆阻器构建的可扩展神经电阻器(A scalable neuristor built with Mott memristors)”，自然材料(Nature Mater)，12,114(2013)。
[8]M.D.Pickett，“使用神经元的逻辑电路(Logic circuits usingNeuristors)”，美国专利8,669,785B2(2014)。
[9]Yoon,J.H.,Zhang,J.,Ren,X.,Wang,Z.,Wu,H.,Li,Z.,Barnell,M.,Wu,Q.,Lauhon,L.J.,Xia,Q.,和Yang,J.J.，“具有预调节导电隧穿路径的真正无电铸和低能忆阻器(Truly electroforming-free and low-energy memristors with preconditionedconductive tunneling paths)。”，先进功能材料(Advanced Functional Materials)27,第1702010页(2017)。
所需要的是能够有效地执行与核的卷积的电路，其中权重可以具有正值或负值，并且允许实现用于神经网络图像分类器的卷积层，并且该电路具有低功率。本公开的实施例解决了这些和其他需要。
发明内容
在本文公开的第一实施例中，一种用于执行能量高效且高吞吐量乘法-累加(MAC)算术点积运算和卷积计算的电路，包括二维交叉阵列和输出忆阻器神经元电路，二维交叉阵列包括多个行输入和具有多个列电路的至少一列，其中，每个列电路耦接到相应的行输入，其中，每个相应列电路包括：兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出，所述第一突触电路具有第一输出；抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，所述第二突触电路具有第二输出，输出忆阻器神经元电路耦接到每个列电路的第一输出和第二输出，所述输出忆阻器神经元电路具有输出。
在本文公开的另一个实施例中，一种用于设置兴奋性忆阻器突触电路和抑制性忆阻器突触电路的电导值的方法，包括：使用流行的随机梯度下降法训练卷积核权重；以及通过以下操作将第k个卷积核的经训练的卷积核权重元素w(i,j)转换为双象限突触电导值，其中，i和j是二维权重矩阵的行和列索引，该双象限突触电导值可以是正的或负的：通过使用线性转换方案将经训练的卷积核权重元素w(i,j)转换为突触权重g(i,j)使得g(i,j)＝(w(i,j)x 1.2e-6)/max(w(i,j))；确定g(i,j)是正还是负，并且如果突触权重g(i,j)是零或正，则将相应抑制性忆阻器突触电路的电导ginh(i,j)设置为第一下界值，并且将相应兴奋性忆阻器突触电路的电导gexc(i,j)设置为使得总电导g(i,j)或gexc(i,j)和ginh(i,j)的带符号和等于w(i,j)x 1.2e-6)/max(w(i,j)的值，如果突触权重g(i,j)为负，则将相应兴奋性忆阻器突触电路的电导gexc(i,j)设置为第二下限值，并将相应抑制性忆阻器突触电路的电导ginh(i,j)设置为使得总电导g(i,j)或ginh(i,j)和gexc(i,j))的带符号和等于w(i,j)x1.2e-6)/max(w(i,j)的值。
在本文公开的另一实施例中，一种用于执行能量高效且高吞吐量乘法-累加(MAC)算术点积运算和卷积计算的方法，包括：提供二维交叉阵列，其包括多个行输入和具有多个列电路的至少一列，其中，每个列电路耦接到相应的行输入，其中，每个相应列电路包括：兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出，所述第一突触电路具有第一输出；抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，所述第二突触电路具有第二输出；以及提供输出忆阻器神经元电路，其耦接到每个列电路的第一输出和第二输出，所述输出忆阻器神经元电路具有输出。
从下面的详细描述和附图中，这些和其他特征和优点将变得更加明显。在附图和说明书中，附图标记表示各种特征，贯穿附图和说明书，相同的标记表示相同的特征。
附图说明
图1A示出了具有25个兴奋性输入神经元、25个抑制性输入神经元和一个兴奋性输出神经元的双极性(“双象限”)全忆阻器卷积核的符号图，图1B示出了双极性全忆阻器卷积电路的图，图1C示出了具有10个并联运行的如图1A中所示的卷积核的双极性全忆阻器卷积电路的图，图1D示出了在一个抑制性忆阻器神经元和一个兴奋性忆阻器神经元的输入和输出处的模拟尖峰波形，图1E示出了兴奋性忆阻器神经元的电路图，图1F示出了根据本公开的抑制性忆阻器神经元的电路图。
图2示出了示出根据本公开的用于基于从预训练的CNN卷积核权重w(i,j)转换的突触权重g(i,j)的符号来设置兴奋性突触元素gexc(i,j)和抑制性突触元素ginh(i,j)的电导值的算法的框图。
图3A示出了根据本公开的使用图2中所示的算法的双极性全忆阻器卷积电路的250个兴奋性忆阻器突触的计算电阻值，图3B示出了根据本公开的使用图2中所示的算法的双极性全忆阻器卷积电路的250个抑制性忆阻器突触的计算电阻值。
图4示出了根据本公开的定制MATLAB CNN模型，其用于对图1B所示的双极性全忆阻器卷积电路的能量效率和吞吐量度量进行基准测试(benchmark)。
图5示出了使用图4中的MATLAB CNN模型进行基准测试的MNIST图像分类的示例，其中，卷积层操作用全忆阻器卷积电路来模拟，如图1B所示在SPICE模拟器中，其示出了输入图像的类，在这种情况下是手写数字“2”，由根据本公开的十个分类器输出中的最大值确定。
图6示出了根据本公开的包含(50x10)无源忆阻器突触交叉阵列的全忆阻器双极性卷积电路的基准测试MNIST图像卷积性能度量的表。
具体实施方式
在以下描述中，阐述许多特定细节以清楚地描述本文所公开的各种特定实施例。然而，本领域技术人员将理解，可在不具有下文论述的所有特定细节的情况下实践本发明。在其他情况下，没有描述公知的特征，以免混淆本发明。
在本公开中，描述了一种无晶体管记忆神经形态电子电路和用于能量高效且高通量乘法-累加(MAC)算术运算和卷积计算的方法。与参考文献[1]中描述的其中缩放元素(突触权重)的值仅可以是正的电路相比，本发明利用兴奋性和抑制性忆阻器神经元和突触来实现正和负突触权重。双极性(或“双象限”)突触权重有助于提高基于卷积神经网络(CNN)的图像分类应用的训练收敛和推理精度。
参考文献[1]描述了全忆阻器存储器内向量矩阵乘法(VMM)算数运算的基本操作原理(基于欧姆定律和基尔霍夫电流定律)。本发明应用相同的操作原理；然而，本发明的电路允许正和负突触权重两者。
本公开描述了用于能量高效且高吞吐量乘法-累加(MAC)算术运算的无晶体管记忆神经形态电子电路和方法，乘法-累加(MAC)算术运算有时被称为点积运算、向量矩阵乘法(VMM)运算和卷积计算。
模拟全忆阻器神经形态卷积电路(神经突触处理器)由基于有源忆阻器的兴奋性和抑制性尖峰神经元和无源忆阻器突触组成。可以将表示正和负卷积权重的突触元素组织成具有尖峰忆阻器兴奋性神经元和尖峰忆阻器抑制性神经元的二维交叉阵列。存储器内向量矩阵乘法(VMM)算术运算，可以使用欧姆定律和基尔霍夫电流定律原理并行计算，以实现高通量的多核卷积。尖峰域数据编码具有比数字电路实现更好的能量效率。通过器件级SPICE仿真分析了视觉数据处理(图像分类)中的卷积性能，并表明所提出的无晶体管卷积电路可以提供比最先进(SOA)CMOS神经形态处理器高10倍或更好的能量效率。
本公开的实施例利用例如在参考文献[3]美国专利申请No.15/976,687、参考文献[5]美国专利申请No.16/005,529和参考文献[6]美国专利申请No.15/879,363中描述的有源和无源忆阻器器件和电路，这些文献通过引用并入本文。
图1A示出了双极性(“双象限”)全忆阻器卷积电路10的电路架构，其提供对称的“双象限”卷积核权重。该电路类似于参考文献[1]中描述的“单象限”忆阻器卷积电路，但包括一组额外的抑制性输入神经元54和突触56，如图1A所示，不存在参考文献[1]中所述的“单象限”忆阻器卷积电路。
图1A示出了示例性双极性全忆阻器卷积核10，其包含25个兴奋性忆阻器神经元电路53、25个抑制性忆阻器神经元电路54和一个兴奋性输出忆阻器神经元电路57。连接到突触电路56的附加抑制性神经元电路54允许对称MAC运算，其中突触权重可以是正的或负的。相比之下，参考文献[1]中描述的电路只使用正突触权重执行非对称MAC运算。
如图1A所示，每个相应兴奋性忆阻器神经元电路53的输出是连接的相应突触电路55的输入，每个相应抑制性忆阻器神经元电路54的输出是连接的相应突触电路56的输入。每个突触电路55和56的输出是到兴奋性输出忆阻器神经元57的输入。双极性全忆阻器卷积核10的输出58是输入50(对于图1A中所示的示例，具有25个输入50)与由连接到突触电路55的兴奋性忆阻器神经元电路53提供的有效权重和由连接到突触电路56的抑制性忆阻器神经元电路54提供的有效权重的卷积。每个相应的输入50连接到兴奋性忆阻器神经元电路53的相应输入51和抑制性忆阻器神经元电路54的相应输入52。
兴奋性忆阻器神经元电路53和连接的突触电路55的有效权重可以为零或正。抑制性忆阻器神经元电路54和连接的突触电路56的有效权重可以为零或负，但是可以被配置为仅为负。
图1B示出了根据图1A的双极性全忆阻器卷积电路的简化图，其中到兴奋性忆阻器神经元电路53和到抑制性忆阻器神经元电路54的输入来自图像块100。
图1C示出了类似于图1B的双极性全忆阻器卷积电路60的简化物理图，但是其包括并行操作的十(10)个卷积核。例如，out1 66是连接到二维矩阵的各行的25个输入50in1至in25与矩阵的第一列62中的连接到突触电路55的兴奋性忆阻器神经元电路53的有效权重以及抑制性忆阻器神经元电路54和连接的突触电路56的有效权重的卷积，如图1C中所示。out10 68是连接到二维矩阵的各行的25个输入50in1至in25与矩阵的列64中的连接到突触电路55的兴奋性忆阻器神经元电路53的有效权重以及抑制性忆阻器神经元电路54和连接的突触电路56的有效权重的卷积，如图1C中所示。
图1E示出了兴奋性忆阻器神经元的电路图，图1F示出了抑制性忆阻器神经元的电路示意图。
在图1E和图1F中，X1和X2表示氧化钒(VO2)有源忆阻器器件，Re1和Re2是从电极线到VO2有源忆阻器器件的寄生串联电阻(150Ω)。标签In是神经元的输入端口，标签Out是神经元的输出端口。Vdd是正电源电压，并且Vss是负电源电压。
X1和X2的SPICE模型参数为：deltaT＝43、rch＝56e-9、Lchan＝100e-9、rhoIns＝1e-2、rhoMet＝3e-6、kappa＝3.5、cp＝3.3e6、deltahtr＝2.35e8。兴奋性和抑制性VO2忆阻器神经元操作的更多细节在参考文献[7]中有所描述：2018年5月10日提交的美国专利申请No.15/976,687，其通过引用并入本文。
图1E示出了兴奋性忆阻器神经元电路20的示意图，其具有以相反极性(-Vdc；+Vdc)偏置的第一(X1)和第二(X2)负差分电阻(NDR)器件。第一和第二NDR器件(X1、X2)分别耦接到第一和第二接地电容器(C1、C2)。
第一NDR器件(X1)具有通过第一负载电阻器RL1连接到神经元电路20的输入节点32的第一节点30和连接到第一电压源36的第二节点34，第一NDR器件(X1)的第一节点(30)耦接到第一接地电容器(C1)。第二NDR器件(X2)具有通过第二负载电阻器RL2连接到第一NDR器件X1的第一节点30的第一节点38和连接到第二电压源42的第二节点40，第二NDR器件X2的第一节点38耦接到第二接地电容器C2，第二NDR器件X2的第一节点38形成神经元电路20的输出节点44。
第一电压源36是负电压源，而第二电压源42是正电压源。由电压源36和42提供的电压-Vdc、+Vdc可以具有相同的幅度，或者其可以具有不同的幅度。只有当两个NDR器件X1和X2在其开关阈值电压上很好地匹配时，DC电压源36和42才是幅度匹配的。如果X1和X2的开关阈值电压不同，则必须不同地选择其直流电压源的值，使得两个NDR器件在适当的操作点(小于但接近其开关阈值电压)被偏置，以使神经元电路适当地生成尖峰。
第一和第二NDR器件X1、X2中的每一个可以在其第一节点(分别为30、38)和第二节点(分别为36、40)之间包括与NDR材料串联的电阻(分别为Re1、Re2)。第一和第二NDR器件X1、X2的NDR材料可以是二氧化钒的层或薄膜。Re1可以具有几百欧姆的值，并且可以是布置在第一节点(30)和X1的NDR材料的第一侧之间的第一金属纳米线电极以及布置在第二节点(34)和X1的NDR材料的第二侧之间的第二金属纳米线电极的累积电阻。类似地，Re2可以具有几百欧姆的值，并且可以是布置在第一节点(38)和X2的NDR材料的第一侧之间的第一金属纳米线电极以及布置在第二节点(40)和X2的NDR材料的第二侧之间的第二金属纳米线电极的累积电阻。
二氧化钒层可以通过由五氧化二钒层电铸而产生，如美国专利申请No.15/417,049(提交于2017年1月26日，上面的参考文献[8])中详述的，该申请通过引用并入本文。
或者，二氧化钒层可以通过各种薄膜沉积方法直接制备，包括但不限于钒金属或氧化钒靶的反应直流或射频磁控溅射、原子层沉积接着沉积后退火、或金属前体氧化。
第一和第二电压源(36，42)被布置成使第一和第二NDR器件(X1、X2)接近其各自的莫特(Mott)绝缘体到金属的转变，并且可以调节电压偏置以设置用于神经元动作电位生成(尖峰激发)和期望信号增益的期望电压或电流阈值电平。第一负载电阻器、第一NDR器件、第一电压源和第一接地电容器被布置成形成第一张弛振荡器，第二负载电阻器、第二NDR器件、第二电压源和第二接地电容器被布置成形成第二张弛振荡器。
第一和第二NDR器件X1、X2的NDR材料可以是二氧化钒层或薄膜，其中二氧化钒具有340K(67℃)的Mott绝缘体到金属(IMT)转变温度TC。这种二氧化二钒NDR器件的操作只需要非常温和的焦耳加热，就可以将局部温度提高到室温以上40K(或℃)。例如，已经计算出，具有半径为10nm的二氧化钒通道(例如位于五氧化二钒薄膜中)的NDR器件具有1.2fJ的极低估计开关能量，其比NbO2器件低50倍，如Pickett等人所公开的参考文献[7]和[8]，通过引用并入本文。预期根据本说明书的实施例的基于二氧化钒的神经元电路能够实现生物学上有竞争力的0.1pJ/尖峰或更少的神经元能量使用。单个VO2 NDR器件可以低至1.2fJ地操作，但是整个神经元电路(X1、X2、C1、C2、RL1、RL2)的能量消耗由两个电容器的充电能量支配。假定示例性直流偏压水平接近0.5V并且具有40～50fF电容器(根据神经元大小和尖峰频率的考虑选择这样的小电容器值)，估计0.1pJ/尖峰总能量消耗。
神经元电路20可以用在具有连接在网络中的多个神经元电路的神经电路中，例如，如图1A所示；输入节点32被布置为通过输入阻抗Zin接收输入波形；并且输出节点44被布置为通过输出阻抗Zout提供输出波形。
图1F示出了抑制性忆阻器神经元电路26的示意图，其具有以相反极性(+Vdc；-Vdc)偏置的第一(X2)和第二(X1)NDR器件。第一和第二NDR器件(X2、X1)分别耦接到第一和第二接地电容器(C2、C1)。
第一NDR器件(X2)具有通过第一负载电阻器RL1连接到神经元电路26的输入节点32的第一节点38和连接到第一电压源42的第二节点40。第一NDR器件X2的第一节点38耦接至第一接地电容器C2。第二NDR器件(X1)具有通过第二负载电阻器RL2连接到第一NDR器件X2的第一节点38的第一节点30和连接到第二电压源36的第二节点34。第二NDR器件X1的第一节点30耦接至第二接地电容器C2L。第二NDR器件X1的第一节点30是神经元电路26的输出节点44。
神经元电路26的第一电压源42是正电压源，而第二电压源36是负电压源。如上所述，由电压源36和42提供的电压-Vdc、+Vdc可以具有相同的幅度或者其可以具有不同的幅度。
第一和第二NDR器件X2、X1中的每一个可以在其第一节点(分别为38、30)和第二节点(分别为40、34)之间包括与NDR材料串联的电阻(分别为Re1、Re2)。第一和第二NDR器件X2、X1的NDR材料可以是二氧化钒的层或薄膜，例如与先前针对神经元电路20详细说明的层或薄膜相同。
Re1可以具有几百欧姆的值，并且可以是布置在第一节点(38)和X2的NDR材料的第一侧之间的第一金属纳米线电极以及布置在第二节点(40)和X2的NDR材料的第二侧之间的第二金属纳米线电极的累积电阻。类似地，Re2可以具有几百欧姆的值，并且可以是布置在第一节点(30)和X1的NDR材料的第一侧之间的第一金属纳米线电极以及布置在第二节点(34)和X1的NDR材料的第二侧之间的第二金属纳米线电极的累积电阻。
二氧化钒层可以通过由五氧化二钒层电铸而产生，如美国专利申请No.15/417,049(提交于2017年1月26日，上面的参考文献[8])中详述的，该申请通过引用并入本文。
或者，二氧化钒层可以通过各种薄膜沉积方法直接制备，包括但不限于钒金属或氧化钒靶的反应直流或射频磁控溅射、原子层沉积接着沉积后退火、或金属前体氧化。
第一和第二电压源(42，36)被布置成使第一和第二NDR器件(X2、X1)接近其各自的莫特绝缘体到金属的转变，并且可以调节电压偏置以设置用于神经元动作电位生成(尖峰激发)和期望信号增益的期望电压或电流阈值电平。第一负载电阻器、第一NDR器件、第一电压源和第一接地电容器被布置成形成第一张弛振荡器，第二负载电阻器、第二NDR器件、第二电压源和第二接地电容器被布置成形成第二张弛振荡器。
神经元电路20和26中的一个或多个可以用在具有多个连接在网络中的神经元电路的神经电路中，例如图1A所示，并且例如，如图1B所示(参考文献[7]：提交于2018年5月10日的美国专利申请No.15/976,687)。
VO2 NDR器件的基于莫特IMT物理的SPICE模型用于分别模拟图1E和图1F中所示的兴奋性神经元电路和抑制性神经元电路。在SPICE模型中，VO2传导通道被建模为具有28～56nm的半径和50～100nm的长度的圆柱形体积。这些尺寸接近于电铸VO2 NDR器件(参见2017年1月26日提交的美国专利申请15/417,049，上文参考文献[8])或无电铸VO2 NDR器件中的实验观测值。
注意到图1E中的兴奋性神经元电路20和图1F中的抑制性神经元电路26都是紧张性(tonic)神经元电路。根据本说明书的实施例，并且如下文所详述的，通过用电容器或与电阻器串联的电容器替换输入负载电阻器(20中的RL1或26中的RL2)，可以使紧张性神经元电路20和26成为时相性(phasic)。
如图1A中所示，每个兴奋性忆阻器神经元电路53可以用图1E中的兴奋性神经元电路来实现，并且每个抑制性忆阻器神经元电路54可以用图1F中的抑制性神经元电路来实现。兴奋性输出忆阻器神经元57也可以用图1E中的兴奋性神经元电路来实现。
突触电路55和56可以是无源忆阻器突触电路。无源忆阻器的一个示例在如下文献中有描述：参考文献[9]Yoon,J.H.,Zhang,J.,Ren,X.,Wang,Z.,Wu,H.,Li,Z.,Barnell,M.,Wu,Q.,Lauhon,L.J.,Xia,Q.,和Yang,J.J.，“具有预调节导电隧穿路径的真正无电铸和低能忆阻器(Truly electroforming-free and low-energy memristors withpreconditioned conductive tunneling paths)。”，先进功能材料(Advanced FunctionalMaterials)第27期,第1702010页(2017)，其内容通过引用结合于此。
在本公开中，每个无源忆阻器突触电路可以是电阻值为正值的2端电阻器。
图1D示出抑制性忆阻器神经元电路54的输入70和输出72处的典型模拟尖峰波形。图1D还示出兴奋性忆阻器神经元电路53的输入74和输出76处的典型模拟尖峰波形。一个值得注意的特征是，如果输入74低于阈值或在阈值以下，如为负输入，则兴奋性忆阻器神经元电路53不启动，而如果输入70高于阈值或在阈值以上，如为零或正输入，则抑制性忆阻器神经元电路54不启动。
为了评估和基准测试如图1C中所示的双极性全忆阻器卷积电路的存储器内计算性能，使用定制的卷积神经网络(CNN)图像分类模型，采用MATLAB神经网络工具箱对MNIST图像集进行分类。在CNN模型中使用流行的随机梯度下降法训练卷积核(滤波器)权重。然后将预训练的卷积核权值转换为双象限突触电导值，该值可以是正的也可以是负的。
图2中示出了转换算法，如下所述。
1、在步骤80中，来自第k个卷积核的预训练的CNN权重元素w(i,j)(i和j是2D权重矩阵的行和列索引)。
2、在步骤82中，使用线性转换方案将预训练的CNN权重元素w(i,j)转换为突触权重g(i,j)，使得g(i,j)＝(w(i,j)x 1.2e-6)/max(w(i,j))。
3、在步骤84中确定g(i,j)是正还是负。
4、在步骤86中，如果突触权重g(i,j)为零或正，则将抑制性突触的电导ginh(i,j)设置为下界值(例如，下界值可以是2MΩ的电阻)，并且将兴奋性突触的电导gexc(i,j)设置为使得总电导g(i,j)(ginh(i,j)和gexc(i,j)的带符号求和)等于步骤82中的突触权重的值。
5、在步骤88中，如果突触权重g(i,j)为负，则将兴奋性突触的电导gexc(i,j)设置为下界值(例如，下界值可以是2MΩ的电阻)，并且将抑制性突触的电导ginh(i,j)设置为使得总电导g(i,j)(ginh(i,j)和gexc(i,j)的带符号求和)等于步骤82中的突触权重的值。
图3A和图3B示出了图1C中的双极性全忆阻器卷积电路的250个兴奋性忆阻器突触和250个抑制性忆阻器突触的计算电阻值的示例集合，使用图2中的算法从定制MATLAB CNN模型的预训练的卷积核权重转换而来。在评估双极性全忆阻器卷积电路和方法时，使用了与参考文献[1]中描述的相同的基于速率的数据编码方案和基准测试方法。
图4示出了用于基准测试的定制MATLAB CNN图像分类模型。该模型被设计成对28x28像素灰度(256级)MNIST手写数字输入图像60进行分类。MNIST图像集90具有总共10,000个图像并且具有总共10个图像类别100(对于数字0至9)。该简化的CNN模型包括具有用于特征提取的10(5x5)个卷积核94(滤波器)的一个卷积层92、两个非线性(“NL”)层96和98、以及一个完全连接的神经网络(NN)层95，该模型的输出是层4，附图标记为97。卷积之后的第一非线性层96基于整流线性单元(ReLU)变换。完全连接的层95执行乘法和求和。最终非线性层98执行赢者全取(winner take all，WTA)操作，其中仅选择十个输出中具有最高输出值的一个输出类别作为最终输出类别。为了简单起见，没有使用批量标准化层或池化层(最初是层3)。忽略这些层不会使图像分类精度劣化(训练后达到93.4％的精度)。在模拟的基准测试中，卷积层92由全忆阻器卷积电路实现，如图1B所示，并且通过SPICE模拟器(Cadence Verilog AMS)模拟。将模拟的尖峰域中的卷积层激活(输出)转换回并加载到MATLAB CNN模型的其余部分，以使用MATLAB数值计算来完成图像分类过程。
MNIST图像分类所需的乘法和累加(MAC)(或可比较的)数值运算的数目对于层1、卷积层92是144,000个MAC，对于层2、ReLU非线性层96是5,760个运算，以及对于层4、完全连接的层95是57,600个MAC。显然，卷积层92是CNN模型中计算最密集的部分。在这个行业中使用的更复杂的深CNN模型也是如此。
图5示出了简化(无池化)MATLAB CNN模型的示例基准测试操作，如图4所示，用于图像分类基准测试。在该示例中，输入90是手写数字(数字“2”)的28x28像素MNIST图像。具有10个5x5双极性卷积核的卷积层92由具有50x10无源忆阻器突触55和56的忆阻器神经突触卷积电路模拟(在Cadence Verilog AMS中)，如图1B中所示。模拟的忆阻器卷积输出是10个24x24像素输出图像94，并且它们中的两个在图5中示出。然后将图像94发送回MATLAB模型以计算分类输出。非线性分类器层即层4 98具有十个输出，每个数字类别100一个输出。十个输出中的最高值(本例中为10.9178)指向数字“2”的正确类别。
图6示出了一个表格，这是对基准测试分析的总结。模拟的每输入比特的全忆阻器卷积能量效率为0.52nJ/b，转化为每输入比特的总图像分类能量效率为0.61nJ/b，这比现有技术CMOS神经形态处理器(IBM TrueNorth，6.7nJ/b)提高了10倍。
图1B中所示的用于双极性(双象限)卷积的(50x10)无源忆阻器交叉阵列的模拟忆阻器卷积吞吐量约为7.5Mb/s。作为比较，现有技术CMOS神经形态处理器具有30.7Mb/s的图像分类吞吐量。这表明，本发明的电路仅使用4个副本的这种(50x10)忆阻器交叉阵列，总突触计数仅为4x50x10＝2000，就可以与现有技术的吞吐量相媲美。现有技术的TrueNorth芯片在其基准测试中使用了4096个神经突触核心中的4042个。每个TrueNorth神经突触核心包含(256x256)＝65536个突触，使使用的突触总数达到约2.65亿个。这表明对于TrueNorth相比于使用本发明的电路，为了实现类似的吞吐量，突触计数比为1.32x105。所需突触计数中的如此大的对比可以由操作尖峰速率中的大差异来解释，操作尖峰速率对于本发明具有约100MHz的速率，而对于现有技术(TrueNorth)仅具有约200Hz的速率。
注意，Si现有技术(TrueNorth)使用更复杂的CNN模型用于图像分类基准测试，其涉及更多卷积层和乘法和累加(MAC)操作。因此，比较与架构无关的能量使用或每次操作的焦耳(J/OP)是有帮助的。但是，TrueNorth没有这个数字。在本发明中，每个MAC运算的模拟全忆阻器能量使用为～6pJ/OP。该值基于对每个输出像素的基于速率的卷积计数～40个尖峰。这是确保尖峰速率准确性的相当保守的实践。在每个输出像素计算～4个尖峰卷积的最佳情况下，每次运算的全忆阻器能量使用可以达到～0.6pJ/OP。从而使得可以访问用于近似计算应用的亚pJ/OP机制。注意，该估计基于0.4pJ/尖峰VO2神经元能量效率，这不是本技术的下限。
根据专利法的要求描述了本发明，本领域的技术人员将理解如何对本发明进行改变和修改，以满足其特定的要求或条件。可以在不背离如本文所公开的本发明的范围和精神的情况下进行这样的改变和修改。
上述示例性和优选实施例的详细描述是用于说明目的和根据法律要求进行公开。其并非旨在穷举或将本发明限制于所描述的精确形式，而是仅使本领域技术人员能够理解本发明如何适合于特定用途或实施。修改和变化的可能性对于本领域技术人员将是显而易见的。对可能具有包括公差、特征尺寸、特定操作条件、工程规范等的示例性实施例的描述并不意图进行限制，并且其可以在实现之间变化或者随着对现有技术的改变而变化，并且不应当由此暗示限制。申请人已经针对现有技术进行了本公开，但是也考虑了改进，并且在未来的修改可以考虑这些改进，即根据现有技术的现有技术。本发明的范围由权利要求书限定为书面的和可适用的等同物。除非明确说明，否则以单数形式提及权利要求要素并不意味着“一个且仅一个”。此外，本公开中的元件、组件或方法或工艺步骤都不旨在专用于公众，而不管所述元件、组件或步骤是否在权利要求书中明确地陈述。本文中的任何权利要求要素都不应被解释为按照35U.S.C.第112节，第六段中所规定的内容，除非该要素是使用短语“用于……的装置”明确地陈述的，并且本文件中的任何方法或工艺步骤都不得根据这些规定解释，除非该一个或多个步骤明确陈述“包括以下步骤…”。
广义地，本申请公开了至少如下内容：一种用于执行能量高效且高吞吐量乘法-累加(MAC)算术点积运算和卷积计算的电路，包括二维交叉阵列，该二维交叉阵列包括多个行输入和具有多个列电路的至少一列，其中，每个列电路耦接到相应的行输入。每个相应列电路包括：兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出，所述第一突触电路具有第一输出；抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，所述第二突触电路具有第二输出。输出忆阻器神经元电路耦接到每个列电路的第一输出和第二输出，并且具有输出。
概念
已经公开了至少以下概念。
概念1.一种用于执行能量高效且高吞吐量乘法-累加(MAC)算术点积运算和卷积计算的电路，包括：
二维交叉阵列，其包括多个行输入和具有多个列电路的至少一列，其中，每个列电路耦接到相应的行输入；
其中，每个相应列电路包括：
兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；
第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出，所述第一突触电路具有第一输出；
抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及
第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，所述第二突触电路具有第二输出；以及
输出忆阻器神经元电路，其耦接到每个列电路的第一输出和第二输出，所述输出忆阻器神经元电路具有输出。
概念2.根据概念1所述的电路，
其中，每个第一突触电路和每个第二突触电路包括无源忆阻器突触电路。
概念3.根据概念1或2所述的电路，
其中，每个相应的兴奋性忆阻器神经元电路和耦接到相应的兴奋性忆阻器神经元电路的相应的第一突触电路具有正卷积权重或零卷积权重；并且
其中，每个相应的抑制性忆阻器神经元电路和耦接到相应的抑制性忆阻器神经元电路的相应的第二突触电路具有负卷积权重。
概念4.根据概念1、2或3所述的电路，其中，每个相应的兴奋性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述兴奋性有源忆阻器神经元电路或自兴奋性有源忆阻器输出神经元电路的输入节点与所述第一电容器之间；
第二电容器，其耦接到地电位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述兴奋性有源忆阻器神经元电路或所述自兴奋性有源忆阻器输出神经元电路的输出节点；
其中，所述第一电压源是负电压源；并且
其中，所述第二电压源是正电压源。
概念5.根据概念4所述的电路，所述电路还包括：
第三负载电阻器，其耦接于所述第一电容器与所述第一NDR器件的所述第一节点之间；以及
第四负载电阻器，其耦接于所述第二电容器与所述第二NDR器件的第一节点之间。
概念6.根据概念4所述的电路，其中，
所述第一NDR器件和所述第二NDR器件中的至少一个包括二氧化钒层。
概念7.根据概念4所述的电路，其中，
所述第一电压源和所述第二电压源被配置为使所述第一负差分电阻(NDR)器件和所述第二负差分电阻(NDR)器件接近其各自的莫特绝缘体到金属的转变。
概念8.根据概念1、2、3、4、5、6或7所述的电路，其中，每个相应的抑制性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述抑制性有源忆阻器神经元电路的输入节点和所述第一电容器之间；
第二电容器，其耦接到地电位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述抑制性有源忆阻器神经元电路的输出节点；
其中，所述第一电压源是正电压源；并且
其中，所述第二电压源是负电压源。
概念9.根据概念8所述的电路，所述电路还包括：
第三负载电阻器，其耦接于所述第一电容器与所述第一NDR器件的所述第一节点之间；以及
第四负载电阻器，其耦接于所述第二电容器与所述第二NDR器件的第一节点之间。
概念10.根据概念8所述的电路，其中，
所述第一NDR器件和所述第二NDR器件中的至少一个包括二氧化钒层。
概念11.根据概念8所述的电路，其中，
所述第一电压源和所述第二电压源被配置为使所述第一负差分电阻(NDR)器件和所述第二负差分电阻(NDR)器件接近其各自的莫特绝缘体到金属的转变。
概念12.根据概念1、2、3、4、5、6、7、8、9、10或11所述的电路，
其中，所述二维交叉阵列还包括多个列，其中，每一列具有多个列电路，并且相应列中的每个列电路耦接到相应行输入。
概念13.根据概念1、2、3、4、5、6、7、8、9、10、11或12所述的电路，
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入低于阈值或具有负值，则相应的兴奋性忆阻器神经元电路不激发；并且
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入高于阈值或具有正值，则相应的抑制性忆阻器神经元电路不激发。
概念14.一种设置兴奋性忆阻器突触电路和抑制性忆阻器突触电路的电导值的方法，包括：
使用流行的随机梯度下降法来训练卷积核权重；以及
通过以下操作将第k个卷积核的经训练的卷积核权重元素w(i,j)转换为双象限突触电导值，其中，i和j是二维权重矩阵的行和列索引，所述双象限突触电导值可以是正的或负的：
使用线性转换方案将经训练的卷积核权重元素w(i,j)转换为突触权重g(i,j)使得g(i,j)＝(w(i,j)x 1.2e-6)/max(w(i,j))；
确定g(i,j)是正还是负；并且
如果突触权重g(i,j)是零或正，则将相应抑制性忆阻器突触电路的电导ginh(i,j)设置为第一下界值，并且将相应兴奋性忆阻器突触电路的电导gexc(i,j)设置为使得总电导g(i,j)或ginh(i,j)和gexc(i,j)的带符号和等于w(i,j)x1.2e-6)/max(w(i,j)的值；
如果突触权重g(i,j)为负，则将相应兴奋性忆阻器突触电路的电导gexc(i,j)设置为第二下限值，并将相应抑制性忆阻器突触电路的电导ginh(i,j)设置为使得总电导g(i,j)或ginh(i,j)和gexc(i,j))的带符号和等于w(i,j)x 1.2e-6)/max(w(i,j)的值。
概念15.根据概念14所述的方法，
其中，所述第一下界值为
ginh(i,j)＝0.5e-6；并且
其中，所述第二下界值为
gexc(i,j)＝0.5e-6。
概念16.一种用于执行能量高效且高吞吐量乘法-累加(MAC)算术点积运算和卷积计算的方法，包括：
提供二维交叉阵列，其包括多个行输入和具有多个列电路的至少一列，其中，每个列电路耦接到相应的行输入；
其中，每个相应列电路包括：
兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；
第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出，所述第一突触电路具有第一输出；
抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及
第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，所述第二突触电路具有第二输出；以及
提供输出忆阻器神经元电路，其耦接到每个列电路的第一输出和第二输出，所述输出忆阻器神经元电路具有输出。
概念17.根据概念16所述的方法，
其中，每个相应的兴奋性忆阻器神经元电路和耦接到相应的兴奋性忆阻器神经元电路的相应的第一突触电路具有正卷积权重或零卷积权重；并且
其中，每个相应的抑制性忆阻器神经元电路和耦接到相应的抑制性忆阻器神经元电路的相应的第二突触电路具有负卷积权重。
概念18.根据概念16或17所述的方法，其中，每个相应的兴奋性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述兴奋性有源忆阻器神经元电路或自兴奋性有源忆阻器输出神经元电路的输入节点与所述第一电容器之间；
第二电容器，其耦接到地电位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述兴奋性有源忆阻器神经元电路或所述自兴奋性有源忆阻器输出神经元电路的输出节点；
其中，所述第一电压源是负电压源；并且
其中，所述第二电压源是正电压源。
概念19.根据概念16、17或18所述的方法，其中，每个相应的抑制性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述抑制性有源忆阻器神经元电路的输入节点和所述第一电容器之间；
第二电容器，其耦接到地电位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述抑制性有源忆阻器神经元电路的输出节点；
其中，所述第一电压源是正电压源；并且
其中，所述第二电压源是负电压源。
概念20.根据概念16、17、18或19所述的方法，
其中，所述二维交叉阵列还包括多个列，其中，每一列具有多个列电路，并且相应列中的每个列电路耦接到相应行输入。
概念21.根据概念16、17、18、19或20所述的方法，
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入低于阈值或具有负值，则相应的兴奋性忆阻器神经元电路不激发；并且
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入高于阈值或具有正值，则相应的抑制性忆阻器神经元电路不激发。

Claims (21)

1.一种用于执行能量高效且高吞吐量乘法-累加(MAC)算术点积运算和卷积计算的电路，包括：
二维交叉阵列，其包括多个行输入和具有多个列电路的至少一列，其中，每个列电路耦接到相应的行输入；
其中，每个相应列电路包括：
兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；
第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出，所述第一突触电路具有第一输出；
抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及
第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，所述第二突触电路具有第二输出；以及
输出忆阻器神经元电路，其耦接到每个列电路的第一输出和第二输出，所述输出忆阻器神经元电路具有输出。
2.根据权利要求1所述的电路，
其中，每个第一突触电路和每个第二突触电路包括无源忆阻器突触电路。
3.根据权利要求1所述的电路，
其中，每个相应的兴奋性忆阻器神经元电路和耦接到所述相应的兴奋性忆阻器神经元电路的相应的第一突触电路具有正卷积权重或零卷积权重；并且
其中，每个相应的抑制性忆阻器神经元电路和耦接到所述相应的抑制性忆阻器神经元电路的相应的第二突触电路具有负卷积权重。
4.根据权利要求1所述的电路，其中，每个相应的兴奋性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述兴奋性有源忆阻器神经元电路或自兴奋性有源忆阻器输出神经元电路的输入节点与所述第一电容器之间；
第二电容器，其耦接到地电位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述兴奋性有源忆阻器神经元电路或所述自兴奋性有源忆阻器输出神经元电路的输出节点；
其中，所述第一电压源是负电压源；并且
其中，所述第二电压源是正电压源。
5.根据权利要求4所述的电路，所述电路还包括：
第三负载电阻器，其耦接于所述第一电容器与所述第一NDR器件的所述第一节点之间；以及
第四负载电阻器，其耦接于所述第二电容器与所述第二NDR器件的第一节点之间。
6.根据权利要求4所述的电路，其中：
所述第一NDR器件和所述第二NDR器件中的至少一个包括二氧化钒层。
7.根据权利要求4所述的电路，其中：
所述第一电压源和所述第二电压源被配置为使所述第一负差分电阻(NDR)器件和所述第二负差分电阻(NDR)器件接近其各自的莫特绝缘体到金属的转变。
8.根据权利要求1所述的电路，其中，每个相应的抑制性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述抑制性有源忆阻器神经元电路的输入节点和所述第一电容器之间；
第二电容器，其耦接到地定位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述抑制性有源忆阻器神经元电路的输出节点；
其中，所述第一电压源是正电压源；并且
其中，所述第二电压源是负电压源。
9.根据权利要求8所述的电路，所述电路还包括：
第三负载电阻器，其耦接于所述第一电容器与所述第一NDR器件的所述第一节点之间；以及
第四负载电阻器，其耦接于所述第二电容器与所述第二NDR器件的第一节点之间。
10.根据权利要求8所述的电路，其中：
所述第一NDR器件和所述第二NDR器件中的至少一个包括二氧化钒层。
11.根据权利要求8所述的电路，其中：
所述第一电压源和所述第二电压源被配置为使所述第一负差分电阻(NDR)器件和所述第二负差分电阻(NDR)器件接近其各自的莫特绝缘体到金属的转变。
12.根据权利要求1所述的电路，
其中，所述二维交叉阵列还包括多个列，其中，每一列具有多个列电路，并且相应列中的每个列电路耦接到相应行输入。
13.根据权利要求1所述的电路，
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入低于阈值或具有负值，则相应的兴奋性忆阻器神经元电路不激发；并且
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入高于阈值或具有正值，则相应的抑制性忆阻器神经元电路不激发。
14.一种设置兴奋性忆阻器突触电路和抑制性忆阻器突触电路的电导值的方法，包括：
使用流行的随机梯度下降法来训练卷积核权重；以及
通过以下操作将第k个卷积核的经训练的卷积核权重元素w(i,j)转换为双象限突触电导值，其中，i和j是二维权重矩阵的行和列索引，所述双象限突触电导值可以是正的或负的：
使用线性转换方案将经训练的卷积核权重元素w(i,j)转换为突触权重g(i,j)，使得g(i,j)＝(w(i,j)x 1.2e-6)/max(w(i,j))；
确定g(i,j)是正还是负；并且
如果突触权重g(i,j)是零或正，则将相应抑制性忆阻器突触电路的电导ginh(i,j)设置为第一下界值，并且将相应兴奋性忆阻器突触电路的电导gexc(i,j)设置为使得总电导g(i,j)或ginh(i,j)和gexc(i,j)的带符号和等于w(i,j)x1.2e-6)/max(w(i,j)的值；
如果突触权重g(i,j)为负，则将相应兴奋性忆阻器突触电路的电导gexc(i,j)设置为第二下限值，并将相应抑制性忆阻器突触电路的电导ginh(i,j)设置为使得总电导g(i,j)或ginh(i,j)和gexc(i,j)的带符号和等于w(i,j)x 1.2e-6)/max(w(i,j)的值。
15.根据权利要求14所述的方法，
其中，所述第一下界值为
ginh(i,j)＝0.5e-6；并且
其中，所述第二下界值为
gexc(i,j)＝0.5e-6。
16.一种用于执行能量高效且高吞吐量乘法-累加(MAC)算术点积运算和卷积计算的方法，包括：
提供二维交叉阵列，其包括多个行输入和具有多个列电路的至少一列，其中，每个列电路耦接到相应的行输入；
其中，每个相应列电路包括：
兴奋性忆阻器神经元电路，其具有耦接到相应行输入的输入；
第一突触电路，其耦接到所述兴奋性忆阻器神经元电路的输出，所述第一突触电路具有第一输出；
抑制性忆阻器神经元电路，其具有耦接到相应行输入的输入；以及
第二突触电路，其耦接到所述抑制性忆阻器神经元电路的输出，所述第二突触电路具有第二输出；以及
提供输出忆阻器神经元电路，其耦接到每个列电路的第一输出和第二输出，所述输出忆阻器神经元电路具有输出。
17.根据权利要求16所述的方法，
其中，每个相应的兴奋性忆阻器神经元电路和耦接到所述相应的兴奋性忆阻器神经元电路的相应的第一突触电路具有正卷积权重或零卷积权重；并且
其中，每个相应的抑制性忆阻器神经元电路和耦接到所述相应的抑制性忆阻器神经元电路的相应的第二突触电路具有负卷积权重。
18.根据权利要求16所述的方法，其中，每个相应的兴奋性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述兴奋性有源忆阻器神经元电路或自兴奋性有源忆阻器输出神经元电路的输入节点与所述第一电容器之间；
第二电容器，其耦接到地电位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述兴奋性有源忆阻器神经元电路或所述自兴奋性有源忆阻器输出神经元电路的输出节点；
其中，所述第一电压源是负电压源；并且
其中，所述第二电压源是正电压源。
19.根据权利要求16所述的方法，其中，每个相应的抑制性忆阻器神经元电路包括：
第一负差分电阻(NDR)器件，其利用第一电压源发生偏置；
第二负差分电阻(NDR)器件，其利用第二电压源发生偏置，其中，所述第一电压源和所述第二电压源极性相反；
第一电容器，其耦接到地电位且耦接到所述第一NDR器件的第一节点；
第一负载电阻器，其耦接在所述抑制性有源忆阻器神经元电路的输入节点和所述第一电容器之间；
第二电容器，其耦接到地电位；以及
第二负载电阻器，其耦接于所述第一电容器与所述第二电容器之间，且耦接至所述第二NDR器件的第一节点；
其中，所述第二NDR器件的第一节点形成所述抑制性有源忆阻器神经元电路的输出节点；
其中，所述第一电压源是正电压源；并且
其中，所述第二电压源是负电压源。
20.根据权利要求16所述的方法，
其中，所述二维交叉阵列还包括多个列，其中，每一列具有多个列电路，并且相应列中的每个列电路耦接到相应行输入。
21.根据权利要求16所述的方法，
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入低于阈值或具有负值，则相应的兴奋性忆阻器神经元电路不激发；并且
其中，如果耦接到相应的兴奋性忆阻器神经元电路的相应行输入高于阈值或具有正值，则相应的抑制性忆阻器神经元电路不激发。
CN202080032752.XA 2019-05-07 2020-03-06 用于存储器内计算的双极全忆阻器电路 Active CN113811896B (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US201962844611P 2019-05-07 2019-05-07
US62/844,611 2019-05-07
US201962860915P 2019-06-13 2019-06-13
US62/860,915 2019-06-13
US16/808,222 2020-03-03
US16/808,222 US20200356847A1 (en) 2019-05-07 2020-03-03 Transistorless all-memristor neuromorphic circuits for in-memory computing
US16/808,227 US11694070B2 (en) 2019-05-07 2020-03-03 Bipolar all-memristor circuit for in-memory computing
US16/808,227 2020-03-03
PCT/US2020/021530 WO2020226737A1 (en) 2019-05-07 2020-03-06 Bipolar all-memristor circuit for in-memory computing

Publications (2)

Publication Number Publication Date
CN113811896A true CN113811896A (zh) 2021-12-17
CN113811896B CN113811896B (zh) 2022-12-09

Family

ID=73046773

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202080032752.XA Active CN113811896B (zh) 2019-05-07 2020-03-06 用于存储器内计算的双极全忆阻器电路
CN202080032914.XA Pending CN113924581A (zh) 2019-05-07 2020-03-06 用于存储器内计算的无晶体管全忆阻器神经形态电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202080032914.XA Pending CN113924581A (zh) 2019-05-07 2020-03-06 用于存储器内计算的无晶体管全忆阻器神经形态电路

Country Status (4)

Country Link
US (2) US20200356847A1 (zh)
EP (2) EP3966746A4 (zh)
CN (2) CN113811896B (zh)
WO (2) WO2020226740A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115456157A (zh) * 2022-11-11 2022-12-09 华中科技大学 一种基于忆阻器的多感觉互联想记忆网络电路

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200356847A1 (en) 2019-05-07 2020-11-12 Hrl Laboratories, Llc Transistorless all-memristor neuromorphic circuits for in-memory computing
US11404106B2 (en) * 2020-07-27 2022-08-02 Robert Bosch Gmbh Read only memory architecture for analog matrix operations
US20220138540A1 (en) * 2020-10-30 2022-05-05 International Business Machines Corporation Integrated circuit with a configurable neuromorphic neuron apparatus for artificial neural networks
CN112346704B (zh) * 2020-11-23 2021-09-17 华中科技大学 一种用于卷积神经网络的全流水线型乘加单元阵列电路
CN113077829B (zh) * 2021-04-20 2023-04-28 清华大学 基于忆阻器阵列的数据处理方法、电子装置
CN112992232B (zh) * 2021-04-28 2021-08-17 中科院微电子研究所南京智能技术研究院 一种多位正负单比特存内计算单元、阵列及装置
KR102595529B1 (ko) * 2021-11-04 2023-10-27 서울대학교산학협력단 시간 커널 소자, 시간 커널 컴퓨팅 시스템 및 그들의 동작 방법
WO2024003374A1 (en) 2022-06-30 2024-01-04 Telefonaktiebolaget Lm Ericsson (Publ) Fourier transformation technique

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106815636A (zh) * 2016-12-30 2017-06-09 华中科技大学 一种基于忆阻器的神经元电路
US20180018559A1 (en) * 2016-07-14 2018-01-18 University Of Dayton Analog neuromorphic circuits for dot-product operation implementing resistive memories
US20180075344A1 (en) * 2016-09-09 2018-03-15 SK Hynix Inc. Neural network hardware accelerator architectures and operating method thereof
CN108536422A (zh) * 2017-03-03 2018-09-14 慧与发展有限责任合伙企业 模拟乘法器－累加器
CN109460817A (zh) * 2018-09-11 2019-03-12 华中科技大学 一种基于非易失存储器的卷积神经网络片上学习系统
CN109460818A (zh) * 2018-09-25 2019-03-12 电子科技大学 一种基于忆阻桥和阵列的多层神经网络设计方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2263165A4 (en) * 2008-03-14 2011-08-24 Hewlett Packard Development Co NEUROMORPHIC CIRCUIT
US9053428B2 (en) 2011-07-21 2015-06-09 Qualcomm Incorporated Method and apparatus of robust neural temporal coding, learning and cell recruitments for memory using oscillation
US8918351B2 (en) 2012-07-30 2014-12-23 International Business Machines Corporation Providing transposable access to a synapse array using column aggregation
US8669785B2 (en) 2012-07-31 2014-03-11 Hewlett-Packard Development Company, L.P. Logic circuits using neuristors
US9165246B2 (en) * 2013-01-29 2015-10-20 Hewlett-Packard Development Company, L.P. Neuristor-based reservoir computing devices
US10297751B2 (en) 2017-01-26 2019-05-21 Hrl Laboratories, Llc Low-voltage threshold switch devices with current-controlled negative differential resistance based on electroformed vanadium oxide layer
EP3574525B1 (en) 2017-01-26 2023-08-09 HRL Laboratories, LLC A scalable, stackable, and beol-process compatible integrated neuron circuit
US10600961B2 (en) 2017-07-27 2020-03-24 Hrl Laboratories, Llc Scalable and low-voltage electroforming-free nanoscale vanadium dioxide threshold switch devices and relaxation oscillators with current controlled negative differential resistance
US20190095787A1 (en) 2017-09-27 2019-03-28 Hsiang Tsung Kung Sparse coding based classification
US20200356847A1 (en) 2019-05-07 2020-11-12 Hrl Laboratories, Llc Transistorless all-memristor neuromorphic circuits for in-memory computing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180018559A1 (en) * 2016-07-14 2018-01-18 University Of Dayton Analog neuromorphic circuits for dot-product operation implementing resistive memories
US20180075344A1 (en) * 2016-09-09 2018-03-15 SK Hynix Inc. Neural network hardware accelerator architectures and operating method thereof
CN106815636A (zh) * 2016-12-30 2017-06-09 华中科技大学 一种基于忆阻器的神经元电路
CN108536422A (zh) * 2017-03-03 2018-09-14 慧与发展有限责任合伙企业 模拟乘法器－累加器
CN109460817A (zh) * 2018-09-11 2019-03-12 华中科技大学 一种基于非易失存储器的卷积神经网络片上学习系统
CN109460818A (zh) * 2018-09-25 2019-03-12 电子科技大学 一种基于忆阻桥和阵列的多层神经网络设计方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115456157A (zh) * 2022-11-11 2022-12-09 华中科技大学 一种基于忆阻器的多感觉互联想记忆网络电路

Also Published As

Publication number Publication date
EP3966746A4 (en) 2023-08-02
CN113811896B (zh) 2022-12-09
US20200356847A1 (en) 2020-11-12
EP3966746A1 (en) 2022-03-16
CN113924581A (zh) 2022-01-11
WO2020226740A1 (en) 2020-11-12
EP3966745A4 (en) 2022-12-14
US11694070B2 (en) 2023-07-04
WO2020226740A9 (en) 2021-12-30
WO2020226737A1 (en) 2020-11-12
US20200356344A1 (en) 2020-11-12
EP3966745A1 (en) 2022-03-16

Similar Documents

Publication Publication Date Title
CN113811896B (zh) 用于存储器内计算的双极全忆阻器电路
Wang et al. In situ training of feed-forward and recurrent convolutional memristor networks
Yakopcic et al. Memristor crossbar deep network implementation based on a convolutional neural network
US9646243B1 (en) Convolutional neural networks using resistive processing unit array
Wang et al. Integration and co-design of memristive devices and algorithms for artificial intelligence
Eryilmaz et al. Device and system level design considerations for analog-non-volatile-memory based neuromorphic architectures
Garbin et al. Variability-tolerant convolutional neural network for pattern recognition applications based on OxRAM synapses
Pérez-Carrasco et al. On neuromorphic spiking architectures for asynchronous STDP memristive systems
Kiani et al. A fully hardware-based memristive multilayer neural network
He et al. A discrete memristive neural network and its application for character recognition
Liao et al. Diagonal matrix regression layer: Training neural networks on resistive crossbars with interconnect resistance effect
CN110651330A (zh) 二分忆阻网络中的深度学习
Bennett et al. Contrasting advantages of learning with random weights and backpropagation in non-volatile memory neural networks
Ananthakrishnan et al. All-passive hardware implementation of multilayer perceptron classifiers
Truong et al. Memristor circuits and systems for future computing and bio-inspired information processing
He et al. Memristive residual capsnet: A hardware friendly multi-level capsule network
Siegel et al. System model of neuromorphic sequence learning on a memristive crossbar array
Babu et al. Stochastic deep learning in memristive networks
Kendall et al. Deep learning in memristive nanowire networks
Cao et al. Parasitic-aware modelling for neural networks implemented with memristor crossbar array
Huang et al. Three-dimensional memristor-based crossbar architecture for capsule network implementation
Lin et al. Resistive memory-based zero-shot liquid state machine for multimodal event data learning
Dalgaty et al. The neuromorphic Mosaic: re-configurable in-memory small-world graphs
Halawani et al. A re-configurable memristor array structure for in-memory computing applications
Pedretti et al. A spiking recurrent neural network with phase change memory synapses for decision making

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant