CN115424646A - 面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法 - Google Patents

面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法 Download PDF

Info

Publication number
CN115424646A
CN115424646A CN202211382751.5A CN202211382751A CN115424646A CN 115424646 A CN115424646 A CN 115424646A CN 202211382751 A CN202211382751 A CN 202211382751A CN 115424646 A CN115424646 A CN 115424646A
Authority
CN
China
Prior art keywords
input
level
transistor
memristor
sparse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202211382751.5A
Other languages
English (en)
Inventor
杨睿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Yizhu Intelligent Technology Co ltd
Original Assignee
Shanghai Yizhu Intelligent Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Yizhu Intelligent Technology Co ltd filed Critical Shanghai Yizhu Intelligent Technology Co ltd
Priority to CN202211382751.5A priority Critical patent/CN115424646A/zh
Publication of CN115424646A publication Critical patent/CN115424646A/zh
Priority to CN202311456175.9A priority patent/CN117711463A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

本发明公开了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，包括忆阻器阵列、参考电阻模块、灵敏放大器稀疏感知模块、输出电路模块，灵敏放大器稀疏感知模块还包括用于稀疏感知的输入晶体管
Figure DEST_PATH_IMAGE001
和输入晶体管
Figure 491879DEST_PATH_IMAGE002
以及比较放大模块，比较放大模块的两个比较端Q和QB分别与输入晶体管
Figure 940178DEST_PATH_IMAGE001
和输入晶体管
Figure 251073DEST_PATH_IMAGE002
的漏极连接，输入晶体管
Figure 177441DEST_PATH_IMAGE001
和输入晶体管
Figure 37818DEST_PATH_IMAGE002
的源极分别与忆阻器阵列和参考电阻模块连接，栅极分别与输入信号IN连接；输出电路模块包括反相和锁存电路。本发明通过稀疏感知方式实现灵敏放大器的低功耗，利用输入端晶体管控制灵敏放大器在只在输入为高电平时打开，实现稀疏感知，提高运算能效，通过预先采样实现GHz高速灵敏放大器。

Description

面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法
技术领域
本发明涉及灵敏放大器设计技术领域，尤其涉及一种面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法。
背景技术
在忆阻器（Resistive Random-Access Memory，RRAM）进行乘加运算的过程中，忆阻器的电导存储权值，输入为电压值，相乘结果为电流值。传统的忆阻器灵敏放大器（SenseAmplifier, SA）每个运算周期都需要将电流转换为电压，进而进行比较，判断电流的高和低，分别对应1和0的结果；并且无论输入电压为低电平或高电平，灵敏放大器都会打开，造成较大的功耗和延时。
发明内容
为解决上述灵敏放大器功耗和延时较大的问题，本发明提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法。
第一方面，面向忆阻器阵列的存算一体稀疏感知灵敏放大器，面向忆阻器阵列的存算一体稀疏感知灵敏放大器具备读取存储和二进制乘法运算功能，包括忆阻器阵列、参考电阻模块、灵敏放大器稀疏感知模块、输出电路模块，所述灵敏放大器稀疏感知模块包括用于稀疏感知的输入晶体管Min和输入晶体管MinB，受输入信号IN和时钟信号CLK控制，灵敏放大器稀疏感知模块的两个比较端Q和QB分别与输入晶体管Min和输入晶体管MinB的漏极连接，输入晶体管Min和输入晶体管MinB的源极分别与忆阻器阵列和参考电阻模块连接，输入晶体管Min和输入晶体管MinB的栅极分别与输入信号IN连接；所述输出电路模块包括反相和锁存电路。
进一步，所述灵敏放大器稀疏感知模块为一开关电路，包括用于稀疏感知的输入晶体管Min和输入晶体管MinB，在输入为第一电平时不打开，只在输入为第二电平时打开，实现稀疏感知。
进一步，灵敏放大器稀疏感知模块，若输入晶体管Min和输入晶体管MinB为N型沟道晶体管，则所述第一电平为低电平，所述第二电平为高电平；若输入晶体管Min和输入晶体管MinB为P型沟道晶体管，则所述第一电平为高电平，所述第二电平为低电平；第一电平和第二电平满足逻辑非关系。
进一步，所述灵敏放大器稀疏感知模块开关电路工作在GHz频段。
进一步，灵敏放大器稀疏感知模块，还包括比较放大模块，用于比较Q和QB端的电压，将电压较高的一端放大为高电平，将电压较低的一端变为低电平。
进一步，所述的忆阻器为一晶体管一电阻（1T1R）连接方法，即每个忆阻器与一个选通晶体管串联。
进一步，还包括受CLK控制的反相与锁存模块，所述灵敏放大模块的一个比较端Q与反相与锁存模块连接，反相与锁存模块的另一端输出目标信号。
进一步，还包括充电晶体管一Mc和充电晶体管二McB，所述充电晶体管一Mc和充电晶体管二McB的栅极分别与充电信号（RST）连接，所述充电晶体管一Mc和充电晶体管二McB的漏极分别与电源连接，所述充电晶体管一Mc和充电晶体管二McB的源极分别与比较端Q和QB连接。
另一方面，面向忆阻器阵列的存算一体稀疏感知灵敏放大方法，基于面向忆阻器阵列的存算一体稀疏感知灵敏放大器实现，包括以下步骤：
字选通线WL有效，对寄生电容充电，并通过激活相应的位选通线BL和源线SL对忆阻器中存储的电导值（权值）进行采样，此后，保持同一WL不变；
采用不低于2GHz的时钟，输入信号IN在第一时钟周期内保持为低电平，充电信号RST也保持为低电平，输入端晶体管Min和MinB不打开，充电通路打开，对Q和QB进行预充电；
第二时钟周期内，输入信号IN通过所述稀疏感知的方式控制输入晶体管Min和MinB的打开或关闭，RST为高电平，充电通路关闭；若输入信号IN为低电平，则晶体管Min和MinB不打开，Q为高电平，再通过反相与锁存模块得到保持的输出数字信号为低电平，以供后续运算；输入信号IN为高电平时，晶体管Min和MinB打开，调节参考电阻，使在忆阻器为低阻态时，Q电压为低电平，QB为高电平，输出为高电平；而在忆阻器为高阻态时，BL电压为高电平，BLB为低电平，输出低电平。
进一步，所述忆阻器的高阻态指定为低电导，权值为0，所述忆阻器的低阻态指定为高电导，权值为1。
进一步，所述忆阻器高低阻态的开关比达100倍以上。
进一步，所述第一时钟周期和第二时钟周期的脉宽为不超过500ps。
本发明的有益效果：本发明提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，灵敏放大器在输入为低电平时不打开，只在输入为高电平时打开，实现稀疏感知，提高运算能效，此外，使用的晶体管兼容忆阻器的写入电压，在实现稀疏感知的同时实现隔离效果。通过稀疏感知方法实现灵敏放大器的低功耗，通过预先采样实现GHz高速灵敏放大器。
附图说明
图1是本发明提出的面向忆阻器阵列的存算一体稀疏感知灵敏放大器电路模块图；
图2是本发明提出的面向忆阻器阵列的存算一体稀疏感知灵敏放大器中忆阻器阵列示意图。
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图说明本发明的具体实施方式。
本发明提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，如图1所示，灵敏放大器为高速灵敏放大器，包括1T1R（一晶体管一电阻）忆阻器阵列结构和灵敏放大器感知模块，1T1R忆阻器阵列与灵敏放大器模块相连接，其连接电路上接有输入端晶体管一Min、输出电路（OUT）和充电晶体管一Mc；所述灵敏放大器感知模块后还接有参考电阻的1T1R模块，其连接电路上也设置有输入端晶体管二MinB和充电晶体管二McB；忆阻器阵列与输入晶体管Min连接后通过比较端一（Q）连接到灵敏放大模块，所述比较端Q还与充电晶体管一Mc源极和受CLK控制的反相与锁存模块连接；灵敏放大器稀疏感知模块另一个选通端通过位比较端QB连接输入晶体管MinB再连接至参考电阻的忆阻器模块，所述比较端QB还与充电晶体管二McB源极相连。
在本实施例中，面向忆阻器（RRAM）阵列的存算一体稀疏感知高速灵敏放大器通过正确地进行编码，可以完成二进制乘法操作。例如，若输入为 1（高电平），电导为 1（低阻态），则输出为 1（高电平）；若输入为 1（高电平），电导为 0（高阻态），则输出为 0（低电平）；若输入为 0（低电平），则输出一直为 0（低电平）。因此，可以实现乘法操作。
在一种实施例中，当所使用的输入晶体管Min和输入晶体管MinB为N型沟道晶体管时，则第一电平为低电平，第二电平为高电平，此时灵敏放大器稀疏感知模块在输入为第一电平时不打开，在输入为第二电平时打开，实现稀疏感知；若输入晶体管Min和输入晶体管MinB为P型沟道晶体管，则第一电平为高电平，第二电平为低电平，灵敏放大器稀疏感知模块在输入为第一电平时不打开，只在输入为第二电平时打开，也实现稀疏感知；并且第一电平和第二电平满足逻辑非关系。
如图2所示，1T1R忆阻器阵列内设有控制一列的1T1R忆阻器阵列一端电平为高或低的位线和控制一列的1T1R忆阻器阵列另一端电平为高或低的源线，还有控制一行1T1R结构中晶体管栅极打开或关闭的字线；所述字线、位线和源线结合可精确控制忆阻器某一单元读写状态，固定打开一个字线并同时对多个位线和源线进行操作可同时控制多个忆阻器读写状态。
在本实施例中，如图2所示，对于忆阻器（RRAM）阵列，WL为字线（Word Line），控制一行的1T1R结构中晶体管栅极打开或关闭。BL为位线（Bit Line），控制一列的忆阻器一端电平为高或低。SL为源线（Source Line），控制一列的忆阻器另一端的电平为高或低。控制字线、位线、源线结合可以精确控制某一个忆阻器单元是否被读写。而如果打开某一字线，并同时对多个位线和源线进行操作，则可以同时控制多个忆阻器被读写。
在本实施例中，输入信号(IN)进入晶体管栅极，晶体管作为灵敏放大器控制端，输入为0时，晶体管关闭，从而无电流流过晶体管漏极（Drain）和源极（Source）端，不产生静态功耗，对输入实现稀疏化。利用RRAM高阻态和低阻态之间较大的开关比，在输入为1（高电平），而权值为高阻（0）时，虽然控制晶体管打开，但电流很低，保持低功耗。在输入为1（高电平），权值也为低阻（1）时，产生电流和功耗，此时通过提高灵敏放大器工作频率（GHz以上），降低电流产生的时间，同时提升灵敏放大器的吞吐率。此处需要注意输入端晶体管的选择，需要考虑耐压特性，以兼容忆阻器的写入电压，在实现稀疏感知的同时实现隔离效果。工作时，为实现高速灵敏放大器，在同一条字线打开后，对寄生电容进行充电，并对存储的权值进行采样。此后，保持同一字线不变，采用2GHz时钟，输入信号(IN)在第一个时钟(CLK)周期（500ps）内保持为0（低电平），充电信号RST也保持为0（低电平），从而使输入端晶体管Min和MinB不打开，而充电通路打开，对两个比较端Q和QB进行预充电；在第二个周期（500ps）内，输入信号通过上述稀疏感知的方式控制晶体管栅极的打开或关闭，此时RST为1（高电平），充电通路关闭。若输入为0（低电平），输入端晶体管Min和MinB不打开，Q为1（高电平），再通过传输门与反相器组成的锁存电路得到保持的输出数字信号为0（低电平），以供后续运算。忆阻器进行乘加运算的过程中，忆阻器的电导存储权值，输入为电压值，相乘结果为电流值。这里输入为0（低电平）时，输出皆为0（低电平），运算结果正确。输入为1（高电平）时晶体管Min和MinB打开，通过适当参考电阻的选择，实现在忆阻器为低阻态（高电导，权值1）时，Q电平为0（低电平），QB为1（高电平），从而输出1（高电平）；而在忆阻器为高阻态（低电导，权值0）时，Q电平为1（高电平），QB为0（低电平），从而输出0（低电平）。因此，只有当输入为1（高电平），且权值为1（高电导，低阻态）的时候，输出为1（高电平），运算结果正确。因此，每次运算时间为2个周期（即1ns），即输入以1GHz频率进行输入，从而实现GHz频率的高速灵敏放大器。并且，利用忆阻器高低阻态较大的开关比（可达1000倍以上），使得忆阻器高阻的时候，电流和功耗很小，从而实现对权值的稀疏性。
本发明提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，目前采用受输入和时钟控制的锁存型灵敏放大器感知模块，但亦可同时适配其他类型的感知模块，只要可快速比较选通的1T1R单元和参考电阻模块两边的采样电压高低即可。
本发明提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，通过面向存算一体的稀疏感知高速灵敏放大器设计方法对灵敏放大器进行设计，利用输入端晶体管控制灵敏放大器在只在输入为1（高电平）时打开，实现稀疏感知，提高运算能效；此外，使用的晶体管兼容模式忆阻器的写入电压，在实现稀疏感知的同时实现隔离效果。通过稀疏感知方法实现了灵敏放大器的低功耗，通过预先采样实现了GHz高速灵敏放大器。
本发明以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (12)

1.面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述面向忆阻器阵列的存算一体稀疏感知灵敏放大器具备读取存储和二进制乘法运算功能，包括灵敏放大器稀疏感知模块，以及忆阻器阵列、参考电阻模块、和输出电路模块，所述灵敏放大器稀疏感知模块受输入信号IN和时钟信号CLK控制，灵敏放大器比较放大模块的两个比较端Q和QB分别与输入晶体管Min和输入晶体管MinB的漏极连接，输入晶体管Min和输入晶体管MinB的源极分别与忆阻器阵列和参考电阻模块连接，栅极分别与输入信号IN连接。
2.根据权利要求1所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述灵敏放大器稀疏感知模块为一开关电路，包括用于稀疏感知的输入晶体管Min和输入晶体管MinB，在输入为第一电平时不打开，只在输入为第二电平时打开，实现稀疏感知。
3.根据权利要求2所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，若所述灵敏放大器稀疏感知模块输入晶体管Min和输入晶体管MinB为N型沟道晶体管，则所述第一电平为低电平，所述第二电平为高电平；若输入晶体管Min和输入晶体管MinB为P型沟道晶体管，则所述第一电平为高电平，所述第二电平为低电平；第一电平和第二电平满足逻辑非关系。
4.根据权利要求2所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述灵敏放大器稀疏感知模块开关电路工作在GHz频段。
5.根据权利要求2所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述灵敏放大器稀疏感知模块还包括比较放大模块，用于比较Q和QB端的电压，将电压较高的一端放大为高电平，将电压较低的一端变为低电平。
6.根据权利要求1所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述的忆阻器为一晶体管一电阻（1T1R），其每个忆阻器与一个选通晶体管串联。
7.根据权利要求1所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述输出电路模块包括受CLK控制的反相与锁存电路，所述灵敏放大器的一个比较端Q与反相与锁存电路连接，反相与锁存模块的另一端输出目标信号。
8.根据权利要求1所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，还包括充电晶体管一Mc和充电晶体管二McB，所述充电晶体管一Mc和充电晶体管二McB的栅极分别与充电信号连接，所述充电晶体管一Mc和充电晶体管二McB的漏极分别与电源连接，所述充电晶体管一Mc和充电晶体管二McB的源极分别与比较端Q和QB连接。
9.面向忆阻器阵列的存算一体稀疏感知灵敏放大方法，基于权利要求1～8任意一项所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器实现，其特征在于，包括以下步骤：
字选通线WL有效，对寄生电容充电，并通过激活相应的位选通线BL和源线SL对忆阻器中存储的电导值进行采样，此后，保持同一WL不变；
采用不低于2GHz的时钟，输入信号IN在第一时钟周期内保持为低电平，充电信号RST也保持为低电平，输入端晶体管Min和MinB不打开，充电通路打开，对Q和QB进行预充电；
第二时钟周期内，输入信号IN通过所述稀疏感知的方式控制输入晶体管Min和MinB的打开或关闭，RST为高电平，充电通路关闭；若输入信号IN为低电平，则晶体管Min和MinB不打开，Q为高电平，再通过反相与锁存模块得到保持的输出数字信号为低电平，以供后续运算；输入信号IN为高电平时，晶体管Min和MinB打开，调节参考电阻，使在忆阻器为低阻态时，Q电压为低电平，QB为高电平，输出为高电平；而在忆阻器为高阻态时，BL电压为高电平，BLB为低电平，输出低电平。
10.根据权利要求9所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大方法，其特征在于，所述忆阻器的高阻态指定为低电导，权值为0，所述忆阻器的低阻态指定为高电导，权值为1。
11.根据权利要求9所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大方法，其特征在于，所述忆阻器高低阻态的开关比达100倍以上。
12.根据权利要求9所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大方法，其特征在于，所述第一时钟周期和第二时钟周期的脉宽不超过500ps。
CN202211382751.5A 2022-11-07 2022-11-07 面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法 Withdrawn CN115424646A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211382751.5A CN115424646A (zh) 2022-11-07 2022-11-07 面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法
CN202311456175.9A CN117711463A (zh) 2022-11-07 2023-11-03 基于忆阻器的灵敏放大器及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211382751.5A CN115424646A (zh) 2022-11-07 2022-11-07 面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法

Publications (1)

Publication Number Publication Date
CN115424646A true CN115424646A (zh) 2022-12-02

Family

ID=84208145

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202211382751.5A Withdrawn CN115424646A (zh) 2022-11-07 2022-11-07 面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法
CN202311456175.9A Pending CN117711463A (zh) 2022-11-07 2023-11-03 基于忆阻器的灵敏放大器及其控制方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202311456175.9A Pending CN117711463A (zh) 2022-11-07 2023-11-03 基于忆阻器的灵敏放大器及其控制方法

Country Status (1)

Country Link
CN (2) CN115424646A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105593879A (zh) * 2013-05-06 2016-05-18 Knowm科技有限责任公司 通用机器学习构造块
US20180309451A1 (en) * 2017-04-24 2018-10-25 The Regents Of The University Of Michigan Sparse Coding With Memristor Networks
CN109327219A (zh) * 2018-10-18 2019-02-12 中国科学院微电子研究所 一种基于忆阻器rram的逻辑运算系统
US10430493B1 (en) * 2018-04-05 2019-10-01 Rain Neuromorphics Inc. Systems and methods for efficient matrix multiplication
CN112183739A (zh) * 2020-11-02 2021-01-05 中国科学技术大学 基于忆阻器的低功耗脉冲卷积神经网络的硬件架构
CN114171087A (zh) * 2021-12-16 2022-03-11 北京大学 忆阻器阵列结构及其操作方法、神经网络稀疏化装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105593879A (zh) * 2013-05-06 2016-05-18 Knowm科技有限责任公司 通用机器学习构造块
US20180309451A1 (en) * 2017-04-24 2018-10-25 The Regents Of The University Of Michigan Sparse Coding With Memristor Networks
US10430493B1 (en) * 2018-04-05 2019-10-01 Rain Neuromorphics Inc. Systems and methods for efficient matrix multiplication
CN109327219A (zh) * 2018-10-18 2019-02-12 中国科学院微电子研究所 一种基于忆阻器rram的逻辑运算系统
CN112183739A (zh) * 2020-11-02 2021-01-05 中国科学技术大学 基于忆阻器的低功耗脉冲卷积神经网络的硬件架构
CN114171087A (zh) * 2021-12-16 2022-03-11 北京大学 忆阻器阵列结构及其操作方法、神经网络稀疏化装置

Also Published As

Publication number Publication date
CN117711463A (zh) 2024-03-15

Similar Documents

Publication Publication Date Title
CN108092658B (zh) 一种逻辑电路操作方法
US7038938B2 (en) Phase change resistor cell and nonvolatile memory device using the same
JP4133149B2 (ja) 半導体記憶装置
US7710814B2 (en) Fast read port for register file
US20060198204A1 (en) Fast read port for register file
Ohsawa et al. A 1.5 nsec/2.1 nsec random read/write cycle 1Mb STT-RAM using 6T2MTJ cell with background write for nonvolatile e-memories
US9502114B1 (en) Non-volatile ternary content-addressable memory with bi-directional voltage divider control and multi-step search
CN113467751B (zh) 一种基于磁性随机存储器的模拟域存内计算阵列结构
US11264088B2 (en) Semiconductor memory with respective power voltages for memory cells
US9564209B1 (en) Non-volatile static random access memory using a 7T1R cell with initialization and pulse overwrite
US8848414B2 (en) Memory system incorporating a circuit to generate a delay signal and an associated method of operating a memory system
Motaman et al. Dynamic computing in memory (DCIM) in resistive crossbar arrays
CN115810374A (zh) 存储电路、具有bcam寻址和逻辑运算功能的存内计算电路
Srinivasa et al. Correlated material enhanced SRAMs with robust low power operation
CN113744773B (zh) 存储装置、存储器件及其操作方法
CN110223725B (zh) 一种非易失性随机存储器数据读取电路、存储器及方法
CN111899775A (zh) 一种可实现多种逻辑功能和bcam运算的sram存储单元电路
CN115424646A (zh) 面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法
Majumdar et al. Hybrid CMOS-OxRAM based 4T-2R NVSRAM with efficient programming scheme
US10839880B2 (en) Low power sense amplifier based on phase transition material
Meshram et al. Low-power and high speed SRAM for ultra low power applications
CN112332813A (zh) 一种带异步置位复位的cmos混合型边沿忆阻d触发器电路
CN112967740A (zh) 非易失存储器超高速读出电路及读出方法
EP3301679B1 (en) Sense amplifier circuit
Liu et al. Novel nonvolatile lookup table design based on voltage-controlled spin orbit torque memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20221202