CN115424592A - 驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本申请提供了一种驱动电路及其驱动方法、显示装置，涉及显示技术领域，该驱动电路包括：输入模块，被配置为在接收到扫描信号输入端输入的扫描信号时，将扫描信号传输至第一节点；输出模块，被配置为在第一节点的电压的控制下，根据时钟信号输入端输入的时钟信号，从信号输出端输出目标扫描信号；第一复位模块，被配置为在复位信号输入端输入的复位信号的控制下，对第一节点进行复位；第一调节模块，分别与扫描信号输入端、第一节点、上拉电源信号输入端、第一下拉电源信号输入端和辅助复位信号输入端电连接，被配置为在第一复位模块对第一节点进行复位时，将第一下拉电源信号输入端输入的信号传输至第一节点。该显示装置的显示效果好。

Description

驱动电路及其驱动方法、显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种驱动电路及其驱动方法、显示装置。

背景技术

阵列基板行驱动(Gate Driver On Array，简称GOA)是一种将栅极驱动电路集成于阵列基板上的技术，栅极驱动电路包括多个移位寄存器，每个移位寄存器对应一行栅线，多个移位寄存器依次输出扫描信号。

显示技术中，随着显示产品对刷新频率的增加，由于晶体管的材料特性不够稳定，移位寄存器中的影响复位信号复位的晶体管会出现左漂现象，导致在对移位寄存器进行复位时，无法实现正常复位，移位寄存器的输出端会出现多输出脉冲现象，进而导致显示画面上会出现亮线。

发明内容

本申请的实施例采用如下技术方案：

第一方面，本申请的实施例提供了一种驱动电路，包括多个级联的移位寄存器，所述移位寄存器包括：

输入模块，分别与扫描信号输入端和第一节点电连接，被配置为在接收到所述扫描信号输入端输入的扫描信号时，将所述扫描信号传输至所述第一节点；

输出模块，分别与时钟信号输入端、所述第一节点和信号输出端电连接，被配置为在所述第一节点的电压的控制下，根据所述时钟信号输入端输入的时钟信号，从所述信号输出端输出目标扫描信号；

第一复位模块，分别与所述第一节点、复位信号输入端和第一下拉电源信号输入端电连接，被配置为在所述复位信号输入端输入的复位信号的控制下，对所述第一节点进行复位；

第一调节模块，分别与所述扫描信号输入端、所述第一节点、上拉电源信号输入端、所述第一下拉电源信号输入端和第一辅助复位信号输入端电连接，被配置为在所述第一复位模块对所述第一节点进行复位时，将所述第一下拉电源信号输入端输入的信号传输至所述第一节点；

其中，所述第一辅助复位信号输入端输入的信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

在本申请的一些实施例中，所述第一调节模块包括电源信号输入单元、第一节点调节单元、第二节点调节单元和第二节点下拉单元；

所述电源信号输入单元，分别与所述第二节点和所述上拉电源信号输入端电连接，被配置为向所述第二节点提供所述上拉电源信号输入端输入的电压；

所述第一节点调节单元，分别与所述第一节点、所述第一下拉电源信号输入端和所述第二节点电连接，被配置为在所述第二节点的电压的控制下，将所述第一下拉电源信号输入端输入的信号传输至所述第一节点；

所述第二节点调节单元，分别与所述第一节点、所述第二节点和所述第一辅助复位信号输入端电连接，被配置为在所述第一复位模块对所述第一节点进行复位时，调节所述第二节点上的电压；

所述第二节点下拉单元，分别与所述扫描信号输入端、所述第二节点和所述第一下拉电源信号输入端电连接，被配置为在所述扫描信号输入端输入的扫描信号的控制下，将所述第一下拉电源信号输入端输入的信号传输至所述第二节点。

在本申请的一些实施例中，所述驱动电路还包括：

帧复位模块，分别与帧间复位信号输入端、所述第一节点和第二辅助信号输入端电连接，被配置为在所述帧间复位信号输入端输入的帧复位信号的控制下，对所述第一节点进行复位；

第二复位模块，分别与所述复位信号输入端、所述信号输出端和第二下拉电源信号输入端电连接，所述信号输出端包括与栅线电连接的第一输出端；所述第二复位模块被配置为在所述复位信号输入端输入的复位信号的控制下，对所述第一输出端输出的信号进行复位。

在本申请的一些实施例中，所述第二下拉电源信号输入端作为所述第一辅助复位信号输入端；所述第一下拉电源信号输入端作为所述第二辅助复位信号输入端；

所述第二节点调节模块分别与所述第一节点、所述第二节点和所述第二下拉电源信号输入端电连接；其中，所述第二下拉电源信号输入端输入的信号为第一恒定电压信号，且所述第一恒定电压信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

在本申请的一些实施例中，所述帧间复位信号输入端作为所述第一辅助复位信号输入端；所述第一下拉电源信号输入端作为所述第二辅助复位信号输入端；

所述第二节点调节模块分别与所述第一节点、所述第二节点和所述帧间复位信号输入端电连接，所述帧间复位信号输入端输入的帧复位信号为方形波信号，且所述方形波信号包括第一电平信号和第二电平信号，所述第一电平信号的电压大于所述第二电平信号的电压，且所述第一电平信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

在本申请的一些实施例中，所述驱动电路还包括第三下拉电源信号输入端，所述帧间复位信号输入端作为所述第一辅助复位信号输入端；所述第三下拉电源信号输入端作为所述第二辅助复位信号输入端；

所述帧复位模块，分别与所述帧间复位信号输入端、所述第一节点和所述第三下拉电源信号输入端电连接所述第三下拉电源信号输入端输入的信号为第二恒定电压信号，且所述第二恒定电压信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

在本申请的一些实施例中，所述信号输出端还包括与后一级所述移位寄存器电连接的第二输出端；

所述移位寄存器还包括：

第二调节模块，分别与所述第二节点、所述第一输出端和所述第二下拉电源信号输入端电连接，被配置为在对所述第一输出端进行复位时，将所述第二下拉电源信号输入端输入的电压传输至所述第一输出端；

第三调节模块，分别与所述第二节点、所述第二输出端和所述第一下拉电源信号输入端电连接，被配置为在所述第二节点的电压的控制下，将所述第一下拉电源信号输入端输入的信号传输至所述第二输出端。

在本申请的一些实施例中，所述电源输入单元包括第一晶体管；所述第一晶体管的控制极、第一极均与所述上拉电源信号输入端电连接；所述第一晶体管的第二极与所述第二节点电连接；

所述第一节点调节单元包括第二晶体管；所述第二晶体管的控制极与所述第二节点电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一下拉电源信号输入端电连接；

所述第二节点调节单元包括第三晶体管；所述第三晶体管的控制极与所述第一节点电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与所述第一辅助复位信号输入端电连接；

所述第二节点下拉单元包括第四晶体管；所述第四晶体管的控制极与所述扫描信号输入端电连接、所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第一下拉电源信号输入端电连接。

在本申请的一些实施例中，所述帧复位模块包括第五晶体管；所述第五晶体管的控制极与所述帧间复位信号输入端电连接，所述第五晶体管的第一极与所述第一节点电连接，所述第五晶体管的第二极连接与所述第二辅助复位信号输入端电连接；

所述第二复位模块包括第六晶体管；所述第六晶体管的控制极与所述复位信号输入端电连接、所述第六晶体管的第一极与所述第一输出端电连接，所述第六晶体管的第二极与所述第二下拉电源信号输入端电连接。

在本申请的一些实施例中，所述输入模块包括第七晶体管，所述第七晶体管的控制极、第一极均与所述扫描信号输入端电连接，所述第七晶体管的第二极与所述第一节点电连接；

所述输出模块包括电容、并联连接的第八晶体管和第九晶体管；所述第八晶体管与所述第九晶体管的控制极均与所述第一节点电连接，所述第八晶体管与所述第九晶体管的第一极均与所述时钟信号输入端电连接；所述第八晶体管的第二极与所述第一输出端电连接；所述第九晶体管的第二极与所述第二输出端电连接；所述电容的第一端与所述第八晶体管的控制极电连接；所述电容的第二端与所述第一输出端电连接；

所述第一复位模块包括第十晶体管；所述第十晶体管的控制极与所述复位信号输入端电连接，所述第十晶体管的第一极与所述第一节点电连接；所述第十晶体管的第二极与所述第一下拉电源信号输入端电连接。

在本申请的一些实施例中，所述第二调节模块包括第十一晶体管；所述第十一晶体管的控制极与所述第二节点电连接，所述第十一晶体管的第一极与所述第一输出端电连接，所述第十一晶体管的第二极与所述第二下拉电源信号输入端电连接；

所述第三调节模块包括第十二晶体管；所述第十二晶体管的控制极与所述第二节点电连接；所述第十二晶体管的第一极与所述第二输出端电连接，所述第十二晶体管的第二极与所述第一下拉电源信号输入端电连接。

在本申请的一些实施例中，所述第一调节电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；所述第十一晶体管、所述第十二晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每一晶体管均包括两个子晶体管；所述两个子晶体管被配置为分时驱动。

第二方面，本申请的实施例提供了一种阵列基板，包括如第一方面所述的驱动电路。

第三方面，本申请的实施例提供了一种驱动方法，应用于驱动如第一方面所述的驱动电路，所述方法包括：

第一阶段，向扫描信号输入端输入扫描信号，向时钟信号输入端输入第一电平信号，向上拉电源信号输入端输入电源信号；

第二阶段，向所述时钟信号输入端输入第二电平信号，向所述上拉电源信号输入端输入所述电源信号；所述第一电平信号的电平大于所述第二电平信号的电平；

第三阶段，向复位信号输入端输入复位信号，向所述上拉电源信号输入端输入所述电源信号。

在本申请的实施例提供的驱动电路中，通过输入模块、输出模块、第一复位模块和第一调节模块的相互配合，一方面，能够依次输出扫描信号以控制阵列基板中的像素逐行扫描；另一方面，在驱动电路的驱动过程中，第一调节模块能够在所述第一复位模块对所述第一节点进行复位时，将第一下拉电源信号输入端输入的信号传输至第一节点，以拉低第一节点的电压，实现对第一节点的正常复位，从而避免移位寄存器的输出端会出现多输出脉冲现象，进而避免显示画面上会出现亮线，提高显示效果。

应当理解，本申请的各个方面可以单独或者与一个或多个其他方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供一种移位寄存器之间的级联关系示意图；

图2为一些实施例中GOA输出端输出的扫描信号出现多脉冲现象的示意图；

图3为本申请实施例提供的一种移位寄存器的电路结构示意图；

图4为本申请实施例提供的另一种移位寄存器的电路结构示意图；

图5为本申请实施例提供的再一种移位寄存器的电路结构示意图；

图6为本申请实施例提供的又一种移位寄存器的电路结构示意图；

图7为本申请实施例提供的一种驱动电路的每一端口输入的信号和第一节点PU和第二节点PD的信号的时序图；

图8a至图8c为与图4对应的移位寄存器在图7中的驱动时序下的驱动原理示意图；

图9a至图9c为与图5对应的移位寄存器在图7中的驱动时序下的驱动原理示意图；

图10a至图10c为与图6对应的移位寄存器在图7中的驱动时序下的驱动原理示意图；

图11为本申请的实施例提供的一种驱动电路的驱动方法的流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中另有说明。

另外，还需要说明的是，当介绍本申请的元素及其实施例时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素；除非另有说明，“多个”的含义是两个或两个以上；用语“包含”、“包括”、“含有”和“具有”旨在包括性的并且表示可以存在除所列要素之外的另外的要素；术语“第一”、“第二”、“第三”等仅用于描述的目的，而不能理解为指示或暗示相对重要性及形成顺序。

此外，在附图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本申请的示意性图解，并非一定是按比例绘制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例”、“特定示例”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本发明的实施例中，由于晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将晶体管的源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。

液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路用于产生像素的栅极扫描电压，GOA(Gate Driver On Array，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启晶体管开关，完成像素单元的数据信号输入。

本申请的实施例提供了一种驱动电路，包括如图1所示的多个级联的移位寄存器(GOA单元)，其中，对于第一级移位寄存器(GOA单元1)，可以根据STV信号和时钟信号(CLK)，输出第一扫描信号G[1]；第一级移位寄存器输出的第一扫描信号G[1]作为第二级移位寄存器的输入信号(INPUT)，且第二级移位寄存器的输出信号G[2]作为第一级移位寄存器的复位信号(RST)。依次类推，对于第二级移位寄存器及其之后的移位寄存器，前一级移位寄存器输出的扫描信号作为后一级移位寄存器的输入信号，后一级移位寄存器输出的输出信号作为前一级移位寄存器的复位信号。第二级移位寄存器及其之后的移位寄存器(GOA单元2、GOA单元3…GOA单元N)根据上一级移位寄存器输出的扫描信号以及接收到的时钟信号，输出本级移位寄存器的扫描信号，其中，每一移位寄存器的输出端电连接一条栅线，以向栅线中输入相应的扫描信号。

相关技术中，氧化物产品的GOA中，影响复位信号的晶体管由于实际工艺的原因会出现左漂现象，门槛电压左漂幅值约为0.5V(伏)即，影响复位信号的晶体管的门槛电压小于0V，而影响复位信号的晶体管的栅极和漏极连接相同的电源信号，因此，在影响复位信号的晶体管的栅源电压Vgs＝0V的情况下，漏电流会增大300％左右，从而使得影响复位信号的晶体管的栅极的电压降为2.7V，无法达到预设高电平(9V)，导致在复位信号对GOA复位时，GOA输出端输出的扫描信号出现多脉冲现象，进而导致显示画面上会出现亮线。

如图2所示，曲线20表示第G级GOA单元输出的扫描信号。从图2中可以看出，第G级GOA单元输出的扫描信号中存在5个脉冲。

基于上述技术问题，本申请实施例提供了一种移位寄存器，如图3所示，该移位寄存器包括：

输入模块1，分别与扫描信号输入端INPUT和第一节点PU电连接，被配置为在接收到扫描信号输入端INPUT输入的扫描信号时，将扫描信号传输至第一节点PU；

输出模块2，分别与时钟信号输入端CLK、第一节点PU和信号输出端OUT和OUT_C电连接，被配置为在第一节点PU的电压的控制下，根据时钟信号输入端CLK输入的时钟信号，从信号输出端OUT和OUT_C输出目标扫描信号；

第一复位模块3，分别与第一节点PU、复位信号输入端RST和第一下拉电源信号输入端LVGL电连接，被配置为在复位信号输入端RST输入的复位信号的控制下，对第一节点PU进行复位；

第一调节模块4，分别与扫描信号输入端INPUT、第一节点PU、上拉电源信号输入端VDD_A和VDD_B、第一下拉电源信号输入端LVGL和第一辅助复位信号输入端OX1VGL电连接，被配置为在第一复位模块3对第一节点PU进行复位时，将第一下拉电源信号输入端LVGL输入的信号传输至第一节点PU；

其中，第一辅助复位信号输入端OX1VGL输入的信号的电压大于第一下拉电源信号输入端LVGL输入的信号的电压。

这里，对于上述输入模块1、输出模块2、第一复位模块3和第一调节模块4中包括的具体的电路结构不做限定，只要满足相应功能均在本申请的实施例提供的驱动电路保护的范围内。

上述第一节点PU以及后文中的第二节点PD(PD_A和PD_B)只是为了便于描述电路结构而定义的，第一节点PU和第二节点PD并不是一个实际的电路单元，而是电路中元器件进行电连接所形成的连接点。

可以理解的是，第一下拉电源信号输入端LVGL输入的信号为第一幅值的恒定电压信号。

在本申请的实施例提供的驱动电路中，通过输入模块1、输出模块2、第一复位模块3和第一调节模块4的相互配合，一方面，能够依次输出扫描信号以控制阵列基板中的像素逐行扫描；另一方面，在驱动电路的驱动过程中，第一调节模块4能够在第一复位模块对第一节点进行复位时，将第一下拉电源信号输入端LVGL输入的信号传输至第一节点PU，以拉低第一节点PU的电压，实现对第一节点PU的正常复位，从而避免移位寄存器的输出端会出现多输出脉冲现象，进而避免显示画面上会出现亮线。

在本申请的一些实施例中，参考图3所示，第一调节模块4包括电源信号输入单元41、第一节点调节单元42、第二节点调节单元43和第二节点下拉单元44；

电源信号输入单元41，分别与第二节点PD_A和PD_B、上拉电源信号输入端VDD_A和VDD_B电连接，被配置为向第二节点PD_A和PD_B提供上拉电源信号输入端输入VDD_A和VDD_B的电压；

第一节点调节单元42，分别与第一节点PU、第一下拉电源信号输入端LVGL和第二节点PD_A和PD_B电连接，被配置为在第二节点PD_A和PD_B的电压的控制下，将第一下拉电源信号输入端LVGL输入的信号传输至第一节点PU；

第二节点调节单元43，分别与第一节点PU、第二节点PD_A和PD_B和第一辅助复位信号输入端OX1VGL电连接，被配置为在第一复位模块3对第一节点PU进行复位时，调节第二节点上PD_A和PD_B的电压；

第二节点下拉单元44，分别与扫描信号输入端INPUT、第二节点INPUT和第一下拉电源信号输入端LVGL电连接，被配置为在扫描信号输入端INPUT输入的扫描信号的控制下，将第一下拉电源信号输入端LVGL输入的信号传输至第二节点PD_A和PD_B。

可以理解的是，上拉电源信号输入端VDD_A和VDD_B，可以包括独立的上拉电源信号子输入端VDD_A和上拉电源信号子输入端VDD_B；VDD_A输入的信号和VDD_B输入的信号可以是分时工作的恒定电压信号，该恒定电压的幅值可以为15.7V。

对应地，第二节点PD_A和PD_B，可以包括独立的第二子节点PD_A和PD_B；PD_A可以与VDD_A对应；PD_B可以与VDD_B对应。

在本申请实施例中，第一节点调节单元42可以在第二节点PD_A和PD_B为高电平的情况下，将第一下拉电源信号输入端LVGL输入的信号传输至第一节点PU，使得第一节点PU保持为LVGL输入的信号；也可以在第二节点PD_A和PD_B为低电平的情况下，不将第一下拉电源信号输入端LVGL输入的信号传输至第一节点PU，使得第一节点保持为高电平；

第二节点调节单元43可以在第一复位模块3对第一节点PU进行复位时，调节第二节点上PD_A和PD_B的电压，使得第二节点上PD_A和PD_B的电压为高电平(9V)。

第二节点下拉单元44可以在扫描信号输入端INPUT输入的扫描信号的控制下，快速将第一下拉电源信号输入端LVGL输入的信号传输至第二节点PD_A和PD_B，有利于在输入模块1接收到扫描信号输入端INPUT输入的扫描信号时，将第一节点PU的电压稳定在高电平。

在本申请的一些实施例中，参考图3所示，驱动电路还包括：

帧复位模块4，分别与帧间复位信号输入端STV0、第一节点PU和第二辅助复位信号OX2VGL电连接，被配置为在帧间复位信号输入端STV0输入的帧复位信号的控制下，对第一节点PU进行复位；

第二复位模块5，分别与复位信号输入端RST、信号输出端OUT和OUT_C、第二下拉电源信号输入端VGL电连接，信号输出端OUT和OUT_C包括与栅线电连接的第一输出端OUT；第二复位模块5被配置为在复位信号输入端RST输入的复位信号的控制下，对第一输出端OUT输出的信号进行复位。

这里，帧复位模块4可以在多个级联的移位寄存器对第一帧画面进行驱动前或后，通过帧间复位信号输入端STV0输入帧复位信号对第一节点PU进行复位。

可以理解的是，第二下拉电源信号输入端VGL输入的信号为第二幅值的恒定电压信号。第二幅值与第一幅值之间的差值是可以根据实际应用进行调节，例如，第一幅值与第二幅值之间的差可以是1至2V，也可以是2至3V。在本申请的一些实施例中，图3中的第一辅助复位信号输入端OX1VGL可以是第二下拉电源信号输入端VGL，第二辅助复位信号输入端OX2VGL可以是第一下拉电源信号输入端LVGL。参考图4所示，第二节点调节模块43分别与第一节点PU、第二节点PD_A和PD_B、第二下拉电源信号输入端VGL电连接；其中，第二下拉电源信号输入端VGL输入的信号为第一恒定电压信号，且第一恒定电压信号的电压大于第一下拉电源信号输入端LVGL输入的信号的电压。也就是说，第一下拉电源信号输入端LVGL输入的信号的第二幅值小于第一恒定电压信号的第一幅值。

参考图4，第二节点调节单元43包括第三晶体管M3；第三晶体管M3的控制极与第一节点PU电连接，第三晶体管M3的第一极与第二节点PD_A和PD_B电连接，第三晶体管M3的第二极与第二下拉电源信号输入端VGL电连接。

可以看出，在第一节点PU为第一下拉电源信号输入端LVGL输入的电压(输入模块1未接收到扫描信号输入端INPUT输入的扫描信号)的情况下，M3的栅源电压Vgs等于第一下拉电源信号输入端LVGL与第二下拉电源信号输入端VGL输入的电压的差值，且由于第二下拉电源信号输入端VGL输入的电压大于第一下拉电源信号输入端LVGL输入的电压，因此，M3的Vgs小于0，如此，M3的漏电流较小，有利于将第二节点PD_A和PD_B上的电压稳定在高电平(9V)。

在本申请的一些实施例中，图3中的第一辅助复位信号输入端OX1VGL可以是帧间复位信号输入端STV0，第二辅助复位信号输入端OX2VGL可以是第一下拉电源信号输入端LVGL。参考图5所示，第二节点调节模块43分别与第一节点PU、第二节点PD_A和PD_B、帧间复位信号输入端STV0电连接，帧间复位信号输入端STV0输入的帧复位信号为方形波信号，且方形波信号包括第一电平信号和第二电平信号，第一电平信号的电压大于第二电平信号的电压，且第一电平信号的电压大于第一下拉电源信号输入端输入的信号的电压。

可以看出，在帧间复位信号输入端STV0接收到帧复位信号(方形波信号中的第一电平信号)，且第一节点PU为第一下拉电源信号输入端LVGL输入的电压(输入模块1未接收到扫描信号输入端INPUT输入的扫描信号)的情况下，M3的栅源电压Vgs等于第一下拉电源信号输入端LVGL输入的信号与第一电平信号的电压的差值，且由于第一电平信号为高电平，大于第一下拉电源信号输入端LVGL输入的电压，因此，M3的Vgs小于0，如此，M3的漏电流较小，有利于将第二节点PD_A和PD_B上的电压稳定在高电平(9V)。

在本申请的一些实施例中，图3中的第一辅助复位信号输入端OX1VGL可以是帧间复位信号输入端STV0，第二辅助复位信号输入端OX2VGL可以是第三下拉电源信号输入端VGL0；参考图6所示，和图5相比，帧复位模块4，分别与帧间复位信号输入端STV0、第一节点PU和第三下拉电源信号输入端VGL0电连接。其中，第三下拉电源信号输入端VGL0输入的信号为第二恒定电压信号，且第二恒定电压信号的电压大于第一下拉电源信号输入端LVGL输入的信号的电压。

可以看出，在帧间复位信号输入端STV0接收到帧复位信号(方形波信号中的第一电平信号)，且第一节点PU为VGL0输入的电压(输入模块1未接收到扫描信号输入端INPUT输入的扫描信号)的情况下，M3的栅源电压Vgs等于第三下拉电源信号输入端VGL0输入的信号与第一电平信号的电压的差值，且由于第一电平信号为高电平，大于第三下拉电源信号输入端VGL0输入的电压，因此，M3的Vgs小于0，如此，M3的漏电流较小，有利于将第二节点PD_A和PD_B上的电压稳定在高电平(9V)。

在本申请的一些实施例中，参见图3、图4、图5、或图6，信号输出端还包括与后一级移位寄存器电连接的第二输出端；

移位寄存器还包括：

第二调节模块6，分别与第二节点PD_A和PD_B、第一输出端OUT和第二下拉电源信号输入端VGL电连接，被配置为在对第一输出端OUT进行复位时，将第二下拉电源信号输入端VGL输入的电压传输至第一输出端OUT；

第三调节模块7，分别与第二节点PD_A和PD_B、第二输出端OUT_C和第一下拉电源信号输入端LVGL电连接，被配置为在第二节点PD_A和PD_B的电压的控制下，将第一下拉电源信号输入端LVGL输入的信号传输至第二输出端OUT_C。

在本申请的一些实施例中，参见图3，电源输入单元41包括第一晶体管M1；第一晶体管M1的控制极、第一极均与上拉电源信号输入端VDD_A和VDD_B电连接；第一晶体管M1的第二极与第二节点PD_A和PD_B电连接；

第一节点调节单元42包括第二晶体管M2；第二晶体管M2的控制极与第二节点PD_A和PD_B电连接，第二晶体管M2的第一极与第一节点PU电连接，第二晶体管M2的第二极与第一下拉电源信号输入端LVGL电连接；

第二节点调节单元43包括第三晶体管M3；第三晶体管M3的控制极与第一节点PU电连接，第三晶体管M3的第一极与第二节点PD_A和PD_B电连接，第三晶体管M3的第二极与第一辅助复位信号输入端OX1VGL电连接；

第二节点下拉单元44包括第四晶体管M4；第四晶体管M4的控制极与扫描信号输入端INPUT电连接、第四晶体管M4的第一极与第二节点PD_A和PD_B电连接，第四晶体管M4的第二极与第一下拉电源信号输入端LVGL电连接。

在本申请的一些实施例中，参见图3，帧复位模块4包括第五晶体管M5；第五晶体管M5的控制极与帧间复位信号输入端STV0电连接，第五晶体管M5的第一极与第一节点PU电连接，第五晶体管M5的第二极连接与第二辅助复位信号输入端OX2VGL电连接；

第二复位模块5包括第六晶体管M6；第六晶体管M6的控制极与复位信号输入端RST电连接、第六晶体管M6的第一极与第一输出端OUT电连接，第六晶体管M6的第二极与第二下拉电源信号输入端VGL电连接。

在本申请的一些实施例中，参见图3、图4、图5、或图6，输入模块1包括第七晶体管M7，第七晶体管的控制极M7、第一极均与扫描信号输入端INPUT电连接，第七晶体管M7的第二极与第一节点PU电连接；

输出模块2包括电容C、并联连接的第八晶体管M8和第九晶体管M9；第八晶体管M8与第九晶体管M9的控制极均与第一节点PU电连接，第八晶体管M8与第九晶体管M9的第一极均与时钟信号输入端CLK电连接；第八晶体管M8的第二极与第一输出端OUT电连接；第九晶体管M9的第二极与第二输出端OUT_C电连接；电容C的第一端与第八晶体管M8的控制极电连接；电容C的第二端与第一输出端OUT电连接；

第一复位模块3包括第十晶体管M10；第十晶体管M10的控制极与复位信号输入端RST电连接，第十晶体管M10的第一极与第一节点PU电连接；第十晶体管M10的第二极与第一下拉电源信号输入端LVGL电连接。

可以理解的是，电容C的作用是在扫描信号输入端INPUT输入的信号由高电平转换为低电平的下一时段，维持第一节点PU上的高电平不变，使得时钟信号输入端CLK输入的电平从第一输出端OUT和第二输出端OUT_C输出。

在本申请的一些实施例中，参见图3、图4、图5、或图6，第二调节模块6包括第十一晶体管M11；第十一晶体管M11的控制极与第二节点PD_A和PD_B电连接，第十一晶体管M11的第一极与第一输出端OUT电连接，第十一晶体管M11的第二极与第二下拉电源信号输入端VGL电连接；

第三调节模块7包括第十二晶体管M12；第十二晶体管M12的控制极与第二节点PD_A和PD_B电连接；第十二晶体管M12的第一极与第二输出端OUT_C电连接，第十二晶体管M12的第二极与第一下拉电源信号输入端LVGL电连接。

在本申请的一些实施例中，参见图3、图4、图5、或图6，第十一晶体管M11、第十二晶体管M12、第一晶体管M1、第二晶体管M12、第三晶体管M3和第四晶体管M4中的每一晶体管均包括两个子晶体管；两个子晶体管被配置为分时驱动。

可以理解的是，第一晶体管M1包括M1A和M1B，其它包括两个子晶体管类似。

在示例性的实施例中，上述晶体管可以是薄膜晶体管，也可以是金属氧化物半导体场效应管，在此不作限定。

在示例性的实施例中，为了制作工艺统一，且便于后续电路的驱动方法更简单，本申请的实施例提供的驱动电路以上述各晶体管均为N型晶体管为例进行说明。

当然，上述所有晶体管也可以均为P型晶体管，上述晶体管为P型晶体管的情况，设计原理与本发明类似，也属于本发明保护的范围。

需要说明的是，N型晶体管在高电平下导通，在低电平下截止；P型晶体管在低电平下导通，在高电平下截止。

下面以第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4，第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12为均为N型晶体管为例，结合在此情况下各端口输入的信号时序，分别对图4、图5和图6中提供的驱动电路的工作原理进行详细介绍。

可以理解的是，由于第十一晶体管M11、第十二晶体管M12、第一晶体管M1、第二晶体管M12、第三晶体管M3和第四晶体管M4中的每一晶体管均包括两个子晶体管；两个子晶体管被配置为分时驱动的，因此，对其中一个子晶体管(M11A、M12A、M1A、M2A、M3A和M4A)工作的情况下驱动电路的工作原理进行介绍。

其中，图4的GOA的工作原理参见图8a、图8b和图8c；图5的GOA的工作原理参见图9a、图9b和图9c；图6的GOA的工作原理参见图10a、图10b和图10c。

需要说明的是，标记“H”代表输入的信号为高电平信号，标记“L”代表输入的为低电平信号。图8a至图8c、图9a至图9c、图10a至图10c中，晶体管截止通过“×”标记，晶体管导通通过“√”标记。

图7为本申请实施例提供的一种驱动电路的每一端口输入的信号和第一节点PU和第二节点PD的信号的时序图。其中，对于图8c来说，第三阶段是与第二阶段紧连着的阶段，在第三阶段中，复位信号输入端RST输入的信号为高电平信号H，帧间复位信号输入端STV0输入低电平信号L；对于图9c和图10c来说，第三阶段可以不与第二阶段紧挨，在第三阶段中，复位信号输入端RST输入的信号为低电平信号L，帧间复位信号输入端STV0输入高电平信号H。

在第一阶段，如图7中所示的阶段T1，参考图8a、图9a和图10a所示，M11B、M12B、M1B、M2B、M3B和M4B均截止不工作；扫描信号输入端INPUT输入高电平信号H，时钟信号输入端CLK输入低电平信号L，上拉电源信号输入端VDD中的子输入端VDD_A输入高电平信号H，复位信号输入端RST输入低电平信号L，帧间复位信号输入端STV0输入低电平信号L，此时，M1A导通，上拉节点PD_A的电压，以稳定节点PD_A上的电压；第七晶体管M7导通，扫描信号输入端INPUT输入的高电平信号H通过第七晶体管M7传输至第一节点PU，第一节点PU为高电平，第三晶体管M3中的M3A导通，将第二下拉电源信号输入端VGL输入的信号(对应图8a)或帧间复位信号输入端STV0输入的低电平信号L(对应图9a和图10a)输出至节点PD_A；同时，第四晶体管M4中的M4A导通，进一步将第一下拉电源信号输入端LVGL输入的信号输出至节点PD_A，节点PD_A的电压为低电平；第十一晶体管M11中的M11A和第十二晶体管M12中的M12A均处于截止状态，第一节点PU可以稳定在高电平信号H；第五晶体管M5、第六晶体管M6和第十晶体管M10均截止；由于电容C的存在，第一节点PU上的电压不会突变，而是逐渐增加，此时，第八晶体管M8和第九晶体管M9均处于截止状态，时钟信号输入端CLK输入的信号不会传输至信号输出端OUT和OUT_C。

在第二阶段，如图7中所示的阶段T2，参考图8b、图9b和图10b所示，M11B、M12B、M1B、M2B、M3B和M4B均截止不工作；扫描信号输入端INPUT输入低电平信号L，时钟信号输入端CLK输入高电平信号H，上拉电源信号输入端VDD中的子输入端VDD_A输入高电平信号H，复位信号输入端RST输入低电平信号L，帧间复位信号输入端STV0输入低电平信号L，此时，M1A导通，上拉节点PD_A的电压，以稳定节点PD_A上的电压；第七晶体管M7、第四晶体管M4、第五晶体管M5、第六晶体管M6和第十晶体管M10均截止。由于电容C的存在，第一节点PU上的电压会继续升高，第八晶体管M8和第九晶体管M9导通，时钟信号输入端CLK输入的信号传输至信号输出端OUT和OUT_C，传输至信号输出端OUT和OUT_C输出高电平。同时，由于第一节点PU的电压为高电平信号H，因此，第三晶体管M3中的M3A导通，将第二下拉电源信号输入端VGL输入的信号(对应图8b)或帧间复位信号输入端STV0输入的低电平信号L(对应图9b和图10b)输出至节点PD_A，第十一晶体管M11中的M11A和第十二晶体管M12中的M12A截止。

在第三阶段，如图7中所示的复位阶段T3，参考图8c，M11B、M12B、M1B、M2B、M3B和M4B均截止不工作；扫描信号输入端INPUT输入低电平信号L，时钟信号输入端CLK输入低电平信号L，上拉电源信号输入端VDD中的子输入端VDD_A输入高电平信号H，复位信号输入端RST输入高电平信号H，帧间复位信号输入端STV0输入低电平信号L，此时，M1A导通，上拉节点PD_A的电压，以稳定节点PD_A上的电压；第六晶体管M6和第十晶体管M10导通，第一下拉电源信号端LVGL输入的信号输出至第一节点PU，第二下拉电源信号端VGL输入的信号输出至第一输出端OUT；第八晶体管M8、第九晶体管M9、第七晶体管M7、第三晶体管M3、第四晶体管M4、第五晶体管M5均截止。由于第三晶体管M3和第四晶体管M4均截止，因此，节点PD_A上的电压稳定在高电平信号H，进而第十一晶体管M11中的M11A、第十二晶体管M12中的M12A以及第二晶体管M2中的M2A均导通，如此，可以实现对第一节点PU的复位。

可以理解的是，即使第三晶体管M3存在左漂现象，但由于第三晶体管M3的栅极电压信号为第一下拉电源信号输入端LVGL输入的信号，第三晶体管M3的源极电压信号为第二下拉电源信号输入端VGL输入的信号，第三晶体管M3的栅源电压为第一下拉电源信号输入端LVGL输入的信号与第二下拉电源信号输入端VGL输入的信号的差值，因此，第三晶体管M3的栅源电压小于0，如此，M3的漏电流比较小，节点PD_A上的电压稳定在高电平H。

参考图9c和图10c，第三阶段，M11B、M12B、M1B、M2B、M3B和M4B均截止不工作；扫描信号输入端INPUT输入低电平信号L，时钟信号输入端CLK输入低电平信号L，上拉电源信号输入端VDD中的子输入端VDD_A输入高电平信号H，复位信号输入端RST输入高电平信号H，帧间复位信号输入端STV0输入高电平信号H，此时，M1A导通，上拉节点PD_A的电压，以稳定节点PD_A上的电压；第六晶体管M6和第十晶体管M10截止，第五晶体管M5导通，第一下拉电源信号端LVGL输入的信号或第三下拉电源信号端VGL0输入的信号输出至第一节点PU；第八晶体管M8、第九晶体管M9、第七晶体管M7、第三晶体管M3和第四晶体管M4均截止。由于第三晶体管M3和第四晶体管M4均截止，因此，节点PD_A上的电压稳定在高电平信号H，进而第十一晶体管M11中的M11A、第十二晶体管M12中的M12A以及第二晶体管M2中的M2A均导通，如此，可以实现对第一节点PU的复位。

可以理解的是，即使第三晶体管M3存在左漂现象，但由于第三晶体管M3的栅极电压信号为第一下拉电源信号输入端LVGL输入的信号或第三下拉电源信号输入端VGL0输入的信号，第三晶体管M3的源极电压信号为帧间复位信号输入端STV0输入高电平信号H，第三晶体管M3的栅源电压为第一下拉电源信号输入端LVGL输入的信号与帧间复位信号输入端STV0输入高电平信号H的差值，或第三下拉电源信号输入端VGL0输入的信号与帧间复位信号输入端STV0输入高电平信号H的差值，因此，第三晶体管M3的栅源电压小于0，如此，M3的漏电流比较小，节点PD_A上的电压稳定在高电平H。

再者，由于第三下拉电源信号输入端VGL0同时也与第五晶体管M5的栅极电连接，因此，第三下拉电源信号输入端VGL0输入的电压的设定会受第五晶体管M5的门槛电压Vth的限制，可调整的浮动范围比较小。

进一步需要说明的是，本实施例提供的各晶体管并不限于采用N型晶体管，实际应用中，各晶体管还可以为P型晶体管。在各晶体管均为P型晶体管的情况下，其具体时序与图3中的时序的相位相反。

本申请的实施例提供了一种阵列基板，包括如上所述的驱动电路。

上述阵列基板可以包括在显示装置中，该显示装置可以是LCD(Liquid CrystalDisplay，液晶显示器)，以及包括这些显示装置的电视、数码相机、手机、平板电脑等任何具有显示功能的产品或者部件。

本申请的实施例提供了一种驱动方法，应用于驱动如上所述的驱动电路，如图11所示，该方法包括：

S1101：第一阶段，向扫描信号输入端INPUT输入扫描信号，向时钟信号输入端CLK输入第一电平信号，向上拉电源信号输入端VDD输入电源信号；

S1102：第二阶段，向时钟信号输入端CLK输入第二电平信号，向上拉电源信号输入端VDD输入电源信号；第一电平信号的电平大于第二电平信号的电平；

S1103：第三阶段，向复位信号输入端RST输入复位信号，向上拉电源信号输入端输入电源信号。

本申请的实施例提供了一种驱动电路的驱动方法，通过该驱动方法，一方面，能够依次输出扫描信号以控制阵列基板中的像素逐行扫描；另一方面，在驱动电路的驱动过程中，第一调节模块4能够在所述第一复位模块对所述第一节点进行复位时，将第一下拉电源信号输入端LVGL输入的信号传输至第一节点PU，以拉低第一节点PU的电压，实现对第一节点PU的正常复位，从而避免移位寄存器的输出端会出现多输出脉冲现象，进而避免显示画面上会出现亮线，提高了显示效果。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种驱动电路，其特征在于，包括多个级联的移位寄存器，所述移位寄存器包括：

输入模块，分别与扫描信号输入端和第一节点电连接，被配置为在接收到所述扫描信号输入端输入的扫描信号时，将所述扫描信号传输至所述第一节点；

输出模块，分别与时钟信号输入端、所述第一节点和信号输出端电连接，被配置为在所述第一节点的电压的控制下，根据所述时钟信号输入端输入的时钟信号，从所述信号输出端输出目标扫描信号；

第一复位模块，分别与所述第一节点、复位信号输入端和第一下拉电源信号输入端电连接，被配置为在所述复位信号输入端输入的复位信号的控制下，对所述第一节点进行复位；

第一调节模块，分别与所述扫描信号输入端、所述第一节点、上拉电源信号输入端、所述第一下拉电源信号输入端和第一辅助复位信号输入端电连接，被配置为在所述第一复位模块对所述第一节点进行复位时，将所述第一下拉电源信号输入端输入的信号传输至所述第一节点；

其中，所述第一辅助复位信号输入端输入的信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

2.根据权利要求1所述的驱动电路，其特征在于，所述第一调节模块包括电源信号输入单元、第一节点调节单元、第二节点调节单元和第二节点下拉单元；

所述电源信号输入单元，分别与所述第二节点和所述上拉电源信号输入端电连接，被配置为向所述第二节点提供所述上拉电源信号输入端输入的电压；

所述第一节点调节单元，分别与所述第一节点、所述第一下拉电源信号输入端和所述第二节点电连接，被配置为在所述第二节点的电压的控制下，将所述第一下拉电源信号输入端输入的信号传输至所述第一节点；

所述第二节点调节单元，分别与所述第一节点、所述第二节点和所述第一辅助复位信号输入端电连接，被配置为在所述第一复位模块对所述第一节点进行复位时，调节所述第二节点上的电压；

所述第二节点下拉单元，分别与所述扫描信号输入端、所述第二节点和所述第一下拉电源信号输入端电连接，被配置为在所述扫描信号输入端输入的扫描信号的控制下，将所述第一下拉电源信号输入端输入的信号传输至所述第二节点。

3.根据权利要求2所述的驱动电路，其特征在于，所述驱动电路还包括：

帧复位模块，分别与帧间复位信号输入端、所述第一节点和第二辅助复位信号电连接，被配置为在所述帧间复位信号输入端输入的帧复位信号的控制下，对所述第一节点进行复位；

第二复位模块，分别与所述复位信号输入端、所述信号输出端和第二下拉电源信号输入端电连接，所述信号输出端包括与栅线电连接的第一输出端；所述第二复位模块被配置为在所述复位信号输入端输入的复位信号的控制下，对所述第一输出端输出的信号进行复位。

4.根据权利要求3所述的驱动电路，其特征在于，所述第二下拉电源信号输入端作为所述第一辅助复位信号输入端；所述第一下拉电源信号输入端作为所述第二辅助复位信号输入端；

所述第二节点调节模块分别与所述第一节点、所述第二节点和所述第二下拉电源信号输入端电连接；其中，所述第二下拉电源信号输入端输入的信号为第一恒定电压信号，且所述第一恒定电压信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

5.根据权利要求3所述的驱动电路，其特征在于，所述帧间复位信号输入端作为所述第一辅助复位信号输入端；所述第一下拉电源信号输入端作为所述第二辅助复位信号输入端；

所述第二节点调节模块分别与所述第一节点、所述第二节点和所述帧间复位信号输入端电连接，所述帧间复位信号输入端输入的帧复位信号为方形波信号，且所述方形波信号包括第一电平信号和第二电平信号，所述第一电平信号的电压大于所述第二电平信号的电压，且所述第一电平信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

6.根据权利要求3所述的驱动电路，其特征在于，所述驱动电路还包括第三下拉电源信号输入端；所述帧间复位信号输入端作为所述第一辅助复位信号输入端；所述第三下拉电源信号输入端作为所述第二辅助复位信号输入端；

所述帧复位模块，分别与所述帧间复位信号输入端、所述第一节点和所述第三下拉电源信号输入端电连接所述第三下拉电源信号输入端输入的信号为第二恒定电压信号，且所述第二恒定电压信号的电压大于所述第一下拉电源信号输入端输入的信号的电压。

7.根据权利要求4至6中任一项所述的驱动电路，其中，所述信号输出端还包括与后一级所述移位寄存器电连接的第二输出端；

所述移位寄存器还包括：

第二调节模块，分别与所述第二节点、所述第一输出端和所述第二下拉电源信号输入端电连接，被配置为在对所述第一输出端进行复位时，将所述第二下拉电源信号输入端输入的电压传输至所述第一输出端；

第三调节模块，分别与所述第二节点、所述第二输出端和所述第一下拉电源信号输入端电连接，被配置为在所述第二节点的电压的控制下，将所述第一下拉电源信号输入端输入的信号传输至所述第二输出端。

8.根据权利要求3所述的驱动电路，其特征在于，所述电源输入单元包括第一晶体管；所述第一晶体管的控制极、第一极均与所述上拉电源信号输入端电连接；所述第一晶体管的第二极与所述第二节点电连接；

所述第一节点调节单元包括第二晶体管；所述第二晶体管的控制极与所述第二节点电连接，所述第二晶体管的第一极与所述第一节点电连接，所述第二晶体管的第二极与所述第一下拉电源信号输入端电连接；

所述第二节点调节单元包括第三晶体管；所述第三晶体管的控制极与所述第一节点电连接，所述第三晶体管的第一极与所述第二节点电连接，所述第三晶体管的第二极与所述第一辅助复位信号输入端电连接；

所述第二节点下拉单元包括第四晶体管；所述第四晶体管的控制极与所述扫描信号输入端电连接、所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第一下拉电源信号输入端电连接。

9.根据权利要求3所述的驱动电路，其特征在于，所述帧复位模块包括第五晶体管；所述第五晶体管的控制极与所述帧间复位信号输入端电连接，所述第五晶体管的第一极与所述第一节点电连接，所述第五晶体管的第二极连接与所述第二辅助复位信号输入端电连接；

所述第二复位模块包括第六晶体管；所述第六晶体管的控制极与所述复位信号输入端电连接、所述第六晶体管的第一极与所述第一输出端电连接，所述第六晶体管的第二极与所述第二下拉电源信号输入端电连接。

10.根据权利要求7所述的驱动电路，其特征在于，所述输入模块包括第七晶体管，所述第七晶体管的控制极、第一极均与所述扫描信号输入端电连接，所述第七晶体管的第二极与所述第一节点电连接；

所述输出模块包括电容、并联连接的第八晶体管和第九晶体管；所述第八晶体管与所述第九晶体管的控制极均与所述第一节点电连接，所述第八晶体管与所述第九晶体管的第一极均与所述时钟信号输入端电连接；所述第八晶体管的第二极与所述第一输出端电连接；所述第九晶体管的第二极与所述第二输出端电连接；所述电容的第一端与所述第八晶体管的控制极电连接；所述电容的第二端与所述第一输出端电连接；

所述第一复位模块包括第十晶体管；所述第十晶体管的控制极与所述复位信号输入端电连接，所述第十晶体管的第一极与所述第一节点电连接；所述第十晶体管的第二极与所述第一下拉电源信号输入端电连接。

11.根据权利要求7所述的驱动电路，其特征在于，所述第二调节模块包括第十一晶体管；所述第十一晶体管的控制极与所述第二节点电连接，所述第十一晶体管的第一极与所述第一输出端电连接，所述第十一晶体管的第二极与所述第二下拉电源信号输入端电连接；

所述第三调节模块包括第十二晶体管；所述第十二晶体管的控制极与所述第二节点电连接；所述第十二晶体管的第一极与所述第二输出端电连接，所述第十二晶体管的第二极与所述第一下拉电源信号输入端电连接。

12.根据权利要求11所述的驱动电路，其特征在于，所述第一调节电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；所述第十一晶体管、所述第十二晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管中的每一晶体管均包括两个子晶体管；所述两个子晶体管被配置为分时驱动。

13.一种阵列基板，其特征在于，包括如权利要求1至12中任一项所述的驱动电路。

14.一种驱动方法，其特征在于，应用于驱动如权利要求1至12中任一项所述的驱动电路，所述方法包括：

第一阶段，向扫描信号输入端输入扫描信号，向时钟信号输入端输入第一电平信号，向上拉电源信号输入端输入电源信号；

第二阶段，向所述时钟信号输入端输入第二电平信号，向所述上拉电源信号输入端输入所述电源信号；所述第一电平信号的电平大于所述第二电平信号的电平；

第三阶段，向复位信号输入端输入复位信号，向所述上拉电源信号输入端输入所述电源信号。

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