CN115396608A - 图像传感器及电子设备 - Google Patents

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CN115396608A CN202211048394.9A CN202211048394A CN115396608A CN 115396608 A CN115396608 A CN 115396608A CN 202211048394 A CN202211048394 A CN 202211048394A CN 115396608 A CN115396608 A CN 115396608A
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Abstract

本申请公开一种图像传感器及电子设备，属于图像处理技术领域。该图像传感器包括：像素光学层、像素电路堆栈层和逻辑处理堆栈层，以及设置于像素光学层的光学模块和卷帘快门模块、设置于像素电路堆栈层的全局快门模块和设置于逻辑处理堆栈层的像素信号处理模块；其中，所述光学模块用于将光转换成电荷；所述卷帘快门模块与所述光学模块连接，用于缓存所述光学模块转换的电荷，并将所述电荷转换为电压信号传输至所述像素信号处理模块进行信号处理；所述全局快门模块与所述卷帘快门模块或所述光学模块连接，并将所述电荷转换的电压信号传输至所述像素信号处理模块进行信号处理。

Description

图像传感器及电子设备
技术领域
本申请属于图像处理技术领域，具体涉及一种图像传感器及电子设备。
背景技术
在互补金属氧化半导体(Complemerntary metal-oxide semiconductor，COMS)图像传感器(CMOS image sensor，CIS)中，像素曝光方式有两种：卷帘快门与全局快门。全局快门像素分为电荷域全局快门和电压域全局快门。
在相关技术中，CIS广泛采用卷帘快门，但是由于其像素行与像素行之间的曝光存在时间差，因此在输出的图片中对于高速运动物体会产生果冻/扭曲效应，拍摄效果不好。而电荷域全局快门由于其自身结构，会导致高寄生光敏感度，容易造成光串扰，因此对设计要求较高。电压域全局快门由于自身结构，在缓存读取电压信号时较难消除其包含的噪音，造成读取噪音较大。
发明内容
本申请实施例提供一种图像传感器及电子设备，能够解决现有技术中CIS无论采用卷帘快门还是全局快门，拍摄效果都不好的问题。
第一方面，本申请实施例提供了一种图像传感器，包括：像素光学层、像素电路堆栈层和逻辑处理堆栈层，以及设置于像素光学层的光学模块和卷帘快门模块、设置于像素电路堆栈层的全局快门模块和设置于逻辑处理堆栈层的像素信号处理模块；
其中，所述光学模块用于将光转换成电荷；所述卷帘快门模块与所述光学模块连接，用于缓存所述光学模块转换的电荷，并将所述电荷转换为电压信号传输至所述像素信号处理模块进行信号处理；所述全局快门模块与所述卷帘快门模块或所述光学模块连接，并将所述电荷转换的电压信号传输至所述像素信号处理模块进行信号处理。
第二方面，本申请实施例提供了一种电子设备，包括第一方面所述的图像传感器。
在本申请实施例公开了一种图像传感器，其包括像素光学层、像素电路堆栈层和逻辑处理堆栈层，以及设置于像素光学层的光学模块和卷帘快门模块、设置于像素电路堆栈层的全局快门模块和设置于逻辑处理堆栈层的像素信号处理模块，其中，光学模块用于将光转换成电荷，卷帘快门模块与光学模块连接，用于缓存光学模块转换的电荷，并将电荷转换为电压信号传输至像素信号处理模块进行信号处理，全局快门模块与卷帘快门模块或光学模块连接，并将电荷转换的电压信号传输至像素信号处理模块进行信号处理。本申请实施例将卷帘快门模块和全局快门模块分布于不同的层上，而不是全部设置在同一层上，实现了卷帘快门模块和全局快门模块可以独立输出信号，也可以共同输出信号，由于卷帘快门模块和全局快门模块分布在不同的层，均是独立走线，可以互不干扰，也可以降低寄生光敏感度，提升拍摄效果。
附图说明
图1是本申请的一个实施例提供的图像传感器的结构框图；
图2是本申请的一个实施例提供的图像传感器的一种电路示意图；
图3是本申请的一个实施例提供的图像传感器的另一种电路示意图；
图4是本申请的一个实施例提供的光学模块的一种电路示意图。
其中，
10-像素光学层；110-光学模块；111-光学单元；120-卷帘快门模块；
20-像素电路堆栈层；210-全局快门模块；211-电压域全局快门模块；212-电荷域全局快门模块；
30-逻辑处理堆栈层；
410-第一键合链接；420-第二键合链接；430-第三键合链接。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
下面结合附图1-4，通过具体的实施例及其应用场景对本申请实施例提供的一种图像传感器及电子设备进行详细地说明。
如图1所示，为本申请实施例提供的图像传感器。如图1所示，该图像传感器包括：像素光学层10、像素电路堆栈层20和逻辑处理堆栈层30，以及设置于像素光学层10的光学模块110和卷帘快门模块120、设置于像素电路堆栈层20的全局快门模块210和设置于逻辑处理堆栈层30的像素信号处理模块；
其中，光学模块110用于将光转换成电荷；卷帘快门模块120与光学模块110连接，用于缓存光学模块110转换的电荷，并将电荷转换为电压信号传输至像素信号处理模块进行信号处理；全局快门模块210与卷帘快门模块120或光学模块110连接，并将电荷转换的电压信号传输至像素信号处理模块进行信号处理。
在本申请实施例中，图像传感器包括像素光学层10、像素电路堆栈层20和逻辑处理堆栈层30，以及设置于像素光学层10的光学模块110和卷帘快门模块120、设置于像素电路堆栈层20的全局快门模块210和设置于逻辑处理堆栈层30的像素信号处理模块，其中，光学模块110用于将光转换成电荷，卷帘快门模块120与光学模块110连接，用于缓存光学模块110转换的电荷，并将电荷转换为电压信号传输至像素信号处理模块进行信号处理，全局快门模块210与卷帘快门模块120或光学模块110连接，并将电荷转换的电压信号传输至像素信号处理模块进行信号处理。本申请实施例将卷帘快门模块120和全局快门模块210分布于不同的层上，而不是全部设置在同一层上，实现了卷帘快门模块120和全局快门模块210可以独立输出信号，也可以共同输出信号，由于卷帘快门模块120和全局快门模块210分布在不同的层，均是独立走线，可以互不干扰，也可以降低寄生光敏感度，提升拍摄效果。而且卷帘快门模块120和全局快门模块210设置于不同的层，可以减小单个像素的面积，在有限的面积内可放置的像素个数可以增多，进而提升分辨率。
全局快门模块210可以包括电压域全局快门模块211和电荷域全局快门模块212，由于电压域全局快门模块211接收的是电压信号，因此，需要串联在卷帘快门模块120之后，而电荷域全局快门模块212接收的是电荷，因此，需要与卷帘快门模块120并联且设置于光学模块110之后，具体地在后续实施例中详细描述。
如图2所示，在本申请的一个可能的实施方式中，全局快门模块210为电压域全局快门模块211，图像传感器包括多个呈阵列分布的电压域全局快门模块211，每行或每列电压域全局快门模块211的输出端均与像素信号处理模块连接。
本申请实施例中，像素电路堆栈层20上设置有呈阵列分布的多个电压域全局快门模块211，每行或每列电压域全局快门模块211的输出端均与设置于逻辑处理堆栈层30的像素信号处理模块连接。也就是说，电压域全局快门模块211输出信号的共享导线采用的是行并行或列并行。
也就是说，可以采用串联的方式形成图像传感器，即在卷帘快门模块120的后端串联电压域全局快门模块211，由于卷帘快门电路模块输出的为电压信号，因此只能采用电压域全局快门结构进行串联，以降低寄生光敏感度(Parasitic Light Sensitivity，PLS)，避免光串扰。
对于不同层间的连接，可以采用键合链接，例如采用金属键合直接键合链接(Direct Bonding Interconnect，DBI)的方式，还可以采用硅穿孔通孔(Trans-SiliconVia，TSV)的方式进行连接。
在本申请的一个具体的实施方式中，每行或每列电压域全局快门模块211的输出端均通过第一键合链接410与像素信号处理模块进行信号传输。
在本申请的一个可能的实施方式中，图像传感器包括多个光学模块110和多个卷帘快门模块120，每个光学模块110均与一个卷帘快门模块120串联连接，多个串联连接的光学模块110和卷帘快门模块120呈阵列分布，每行或每列串联连接的光学模块110和卷帘快门模块120的输出端均与像素信号处理模块连接，每个卷帘快门模块120均与相应的电压域全局快门模块211串联连接。
也就是说，光学模块110和卷帘快门模块120是在一个层上的，并且光学模块110和卷帘快门模块120串联连接，图像传感器包括多个呈阵列分布的上述串联形成的整体，每行或每列该串联的整体的输出端均与设置于逻辑处理堆栈层30的像素信号处理模块连接。也即，卷帘快门模块120输出信号的共享导线采用的是行并行或列并行。与电压域全局快门模块211的走线是独立的，互不干扰。由于像素光学层10上仅设置光学模块110和卷帘快门模块120，因此单个像素的面积较小，在有限的面积内可放置的像素个数可以增多，进而可以提升分辨率。
对于不同层间的连接，可以采用键合链接，例如采用金属键合DBI的方式，还可以采用TSV的方式进行连接。
在本申请的一个具体的实施方式中，每行或每列串联连接的光学模块110和卷帘快门模块120的输出端均通过第二键合链接420与像素信号处理模块进行信号传输；每个卷帘快门模块120均通过第三键合链接430与电压域全局快门模块211连接。
在本申请的一个具体的实施方式中，电压域全局快门模块211可以包括：第一开关、电压域电容、第一调制开关、第一调制电容、第一源跟随器和第一信号开关；第一开关的第一端与卷帘快门模块120连接，第一开关的第二端分别与电压域电容的第一端和第一调制电容的第一端连接，电压域电容的第二端接地，第一调制电容的第二端分别与第一调制开关的第一端和第一源跟随器的输入端连接，第一调制开关的第二端分别与电源端子和第一源跟随器的第一输出端连接，第一源跟随器的第二输出端与第一信号开关的第一端连接，第一信号开关的第二端用于输出像素信号。
相应的，电压域全局快门模块211与卷帘快门模块120的连接方式如下：卷帘快门模块120包括：第一浮动扩散电容、第一重置开关、第二源跟随器和第二信号开关；第一浮动扩散电容的第一端分别与光学模块110、第一重置开关的第一端和第二源跟随器的输入端连接，第一浮动扩散电容的第二端接地，第一重置开关的第二端分别与电源端子和第二源跟随器的第一输出端连接；第二源跟随器的第二输出端分别与第二信号开关的第一端和第一开关的第一端连接，第二信号开关的第二端用于输出像素信号。
如图2所示，每个像素电路中的光学模块110可以包括一个光学单元111，卷帘快门可以采用传统4T-APS(4-Transistor Active Pixel Sensor，4T有源像素传感器)电路，由：光学模块110的第四开关TX开关晶体管负责光电二极管(Photodiode，PD)与第一浮动扩散电容FD之间的电荷转移链接的开关；第一重置开关FD_RST晶体管负责FD的重置(Reset)并参与双关联采样(Correlated Double Sampling，CDS)降噪功能的实现；第二源跟随器RS_SF为卷帘快门模块120的源跟随器晶体管，负责将FD内已经被转换好的电压信号放大读取出来；第二信号开关RS_SEL开关晶体管负责将卷帘快门像素信号RS_OUT传输至像素外进行后端处理。在RS_SF和RS_SEL之间为电压域全局快门模块211的接入点，卷帘快门像素信号通过第一开关GS_TX开关晶体管进入至电压域电容GS_CAP进行缓存并且第一调制开关CAL晶体管以及第一调制电容CAL_CAP电容可对缓存电压进行调制。第一源跟随器GS_SF为电压域全局快门模块211的源跟随器晶体管，负责将GS_CAP内缓存的电压信号放大读取出来。第一信号开关GS_SEL开关晶体管负责将全局快门像素信号GS_OUT传输至像素外进行后端处理。值得说明的是，本申请实施例提供的像素电路内所有的晶体管的作用为导通或关断的作用，均可以为NMOS(N-type metal-oxide-semiconductor，N型氧化物半导体)晶体管，以减少像素的电路布线面积。
本申请实施例可以采用像素合成的高分辨率的CIS，如图3所示，为一种可能的实施方式，采用4合1像素合成混合像素的电路结构。由于光学模块110中包含有4个光学单元111，每个光学单元111均包含有独立的PD以及其对应的TX开关晶体管，每个光学单元111将统一并联至卷帘快门模块120的FD，在像素曝光阶段，所有光学单元111中的PD均曝光产生电荷，在读取阶段，通过打开TX开关转移PD内的电荷至FD，且4个光学单元111的TX开关可不打开，部分打开，或者全部打开，根据实际情况确定，本申请实施例不做限定。
本申请实施例采用卷帘快门模块120与电压域全局快门模块211串联的形式形成图像传感器，如图2所示，为M×N像素阵列，每个像素中的光学模块110和卷帘快门模块120放置于像素光学层10，而电压域全局快门模块211单独放置于像素电路堆栈层20上。两者之间采用层与层之间的键合链接，该键合链接既可以在进入电压域全局快门模块211之前，即GS_TX开关晶体管之前，也可以在电压域全局快门模块211之中，即在GS_TX开关晶体管之后，与GS_CAP与CAL_CAP连接。每一列每个像素的卷帘快门模块120输出的信号通过共享导线经由第二键合链接420到达底层逻辑处理堆栈层30上的信号处理模块进行后续处理。而每一列每个像素的全局快门模块210输出的信号通过共享导线经由第一键合链接410到达底层逻辑处理堆栈层30上的信号处理模块进行后续处理。
值得说明的是，像素阵列的共享导线既可以以行并行(Row Parallel)，也可以以列并行(Column Parallel)。例如，在图1中，卷帘快门模块120输出信号的共享导线采用的是列并行，而全局快门模块210输出信号的共享导线采用的是行并行。可以使得卷帘快门模块120的信号走线和电压域全局快门模块211的信号走线相互独立，互不干扰。
如图4所示，在本申请的一个可能的实施方式中，全局快门模块210为电荷域全局快门模块212，图像传感器包括多个呈阵列分布的电荷域全局快门模块212，每行或每列电荷域全局快门模块212的输出端均与像素信号处理模块连接。
本申请实施例中，像素电路堆栈层20上设置有呈阵列分布的多个电荷域全局快门模块212，每行或每列电荷域全局快门模块212的输出端均与像素信号处理模块连接。也就是说，电荷域全局快门模块212输出信号的共享导线采用的是行并行或列并行。
也就是说，可以采用并联的方式形成图像传感器，即电荷域全局快门模块212与卷帘快门模块120并联连接。
对于不同层间的连接，可以采用键合链接，例如采用金属键合DBI的方式，还可以采用TSV的方式进行连接。
在本申请的一个具体的实施方式中，每行或每列电荷域全局快门模块212的输出端均通过第一键合链接410与像素信号处理模块进行信号传输。
在本申请的一个可能的实施方式中，图像传感器包括多个光学模块110和多个卷帘快门模块120，每个光学模块110均与一个卷帘快门模块120串联连接，多个串联连接的光学模块110和卷帘快门模块120呈阵列分布，每行或每列串联连接的光学模块110和卷帘快门模块120的输出端均与像素信号处理模块连接，每个卷帘快门模块120均与相应的电荷域全局快门模块212并联连接。
也就是说，光学模块110和卷帘快门模块120是在一个层上的，并且光学模块110和卷帘快门模块120串联连接，图像传感器包括多个呈阵列分布的上述串联形成的整体，每行或每列该串联的整体的输出端均与设置于逻辑处理堆栈层30的像素信号处理模块连接。也即，卷帘快门模块120输出信号的共享导线采用的是行并行或列并行。与电荷域快门模块的走线是独立的，互不干扰。由于像素光学层10上仅设置光学模块110和卷帘快门模块120，因此单个像素的面积较小，在有限的面积内可放置的像素个数可以增多，进而可以提升分辨率。
对于不同层间的连接，可以采用键合链接，例如采用金属键合DBI的方式，还可以采用TSV的方式进行连接。
在本申请的一个具体的实施方式中，每行或每列串联连接的光学模块110和卷帘快门模块120的输出端均通过第二键合链接420与像素信号处理模块进行信号传输；每个电荷域全局快门模块212均通过第三键合链接430与光学模块110连接。
在本申请的一个具体的实施方式中，电荷域全局快门模块212包括：第二开关、电荷域电容、第三开关、第二浮动扩散电容、第二重置开关、第三源跟随器和第三信号开关；第二开关的第一端分别与光学模块110和卷帘快门模块120连接，第二开关的第二端分别与电荷域电容的第一端和第三开关的第一端连接，电荷域电容的第二端接地，第三开关的第二端分别与第二浮动扩散电容的第一端、第二重置开关的第一端和第三源跟随器的输入端连接，第二浮动扩散电容的第二端接地，第二重置开关的第二端分别与电源端子和第三源跟随器的第一输出端连接，第三源跟随器的第二输出端与第三信号开关的第一端连接，第三信号开关的第二端用于输出像素信号。
相应的，电压域全局快门模块211与卷帘快门模块120的连接方式如下：卷帘快门模块120包括：第三浮动扩散电容、第三重置开关、第四源跟随器和第四信号开关；第三浮动扩散电容的第一端分别与光学模块110、第三重置开关的第一端、第四源跟随器的输入端和第二开关的第一端连接，第三浮动扩散电容的第二端接地，第三重置开关的第二端分别与电源端子和第四源跟随器的第一输出端连接，第四源跟随器的第二端与第四信号开关的第一端连接，第四信号开关的第二端用于输出像素信号。
如图4所示，每个像素电路中的光学模块110可以包括一个光学单元111，卷帘快门模块120电路仍然采用4T-APS结构。电荷域全局快门模块212由于是并行结构，其接入点改变为第三浮动扩散电容FD，第三重置开关FD_RST，第四源跟随器RS_SF，与第四开关TX晶体管之间。由于该位置为FD电荷缓存区间，尚未转变成电压信号，因此只能采用电荷域全局快门电路设计。在通过第二开关GS_TX开关晶体管后，电荷直接缓存至电荷域电容GS_CAP。读取时，缓存在GS_CAP的电荷通过第三开关GS_TX2开关晶体管至一个4T-APS电路的第二浮动扩散电容GS_FD处，通过第三源跟随器GS_SF转换成电压信号后通过第三信号开关GS_SEL开关晶体管进行GS_OUT信号输出。同FD_RST一样，第二重置开关GS_RST的功能为重置GS_CAP与GS_FD电容并参与CDS功能的实现。本申请实施例可以采用像素合成的高分辨率的CIS，如图3所示，为一种可能的实施方式，采用4合1像素合成混合像素的电路结构。由于光学模块110中包含有4个光学单元111，每个光学单元111均包含有独立的PD以及其对应的TX开关晶体管，每个光学单元111将统一并联至卷帘快门模块120的FD，在像素曝光阶段，所有光学单元111中的PD均曝光产生电荷，在读取阶段，通过打开TX开关转移PD内的电荷至FD，且4个光学单元111的TX开关可不打开，部分打开，或者全部打开，根据实际情况确定，本申请实施例不做限定。
本申请实施例采用卷帘快门模块120与电荷域全局快门模块212并联的形式形成图像传感器，如图4所示，为M×N像素阵列，每个像素中的光学模块110和卷帘快门模块120放置于像素光学层10，而电荷域全局快门模块212单独放置于像素电路堆栈层20上。两者之间采用层与层之间的键合链接，根据电荷域全局快门模块212的特点，第三键合链接430必须放置于进入电荷域全局快门模块212之前，即在GS_TX开关晶体管之前，以确保电荷存储电容GS_CAP的独立性和完整性。每一列每个像素的卷帘快门模块120输出的信号通过共享导线经由第二键合链接420到达底层逻辑处理堆栈层30上的信号处理模块进行后续处理。而每一列每个像素的电荷域全局快门模块212输出的信号通过共享导线经由第一键合链接410到达底层逻辑处理堆栈层30上的信号处理模块进行后续处理。
值得说明的是，像素阵列的共享导线既可以以行并行，也可以以列并行。例如，图4中，像素的卷帘快门模块120输出信号的共享导线采用的是行并行，而电荷域全局快门模块212输出信号的共享导线采用的是列并行。可以使得卷帘快门模块120的信号走线和电荷域全局快门模块212的信号走线相互独立，互不干扰。
值得说明的是，本申请中的图像传感器像素电路可以包括微控制器。
可以通过微控制器输出控制信号至各个开关晶体管，以控制其导通或关断。
本申请实施例还提供了一种电子设备，包括上述实施例提供的图像传感器。且能达到相同的技术效果，为避免重复，这里不再赘述。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本申请各个实施例所述的方法。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (10)

1.一种图像传感器，其特征在于，包括：像素光学层、像素电路堆栈层和逻辑处理堆栈层，以及设置于像素光学层的光学模块和卷帘快门模块、设置于像素电路堆栈层的全局快门模块和设置于逻辑处理堆栈层的像素信号处理模块；
其中，所述光学模块用于将光转换成电荷；所述卷帘快门模块与所述光学模块连接，用于缓存所述光学模块转换的电荷，并将所述电荷转换为电压信号传输至所述像素信号处理模块进行信号处理；所述全局快门模块与所述卷帘快门模块或所述光学模块连接，并将所述电荷转换的电压信号传输至所述像素信号处理模块进行信号处理。
2.根据权利要求1所述的图像传感器，其特征在于，所述全局快门模块为电压域全局快门模块，所述图像传感器包括多个呈阵列分布的所述电压域全局快门模块，每行或每列所述电压域全局快门模块的输出端均与所述像素信号处理模块连接。
3.根据权利要求2所述的图像传感器，其特征在于，每行或每列所述电压域全局快门模块的输出端均通过第一键合链接与所述像素信号处理模块进行信号传输。
4.根据权利要求2所述的图像传感器，其特征在于，所述图像传感器包括多个所述光学模块和多个所述卷帘快门模块，每个所述光学模块均与一个所述卷帘快门模块串联连接，多个串联连接的所述光学模块和所述卷帘快门模块呈阵列分布，每行或每列串联连接的所述光学模块和所述卷帘快门模块的输出端均与所述像素信号处理模块连接，每个所述卷帘快门模块均与相应的所述电压域全局快门模块串联连接。
5.根据权利要求4所述的图像传感器，其特征在于，所述每行或每列串联连接的所述光学模块和所述卷帘快门模块的输出端均通过第二键合链接与所述像素信号处理模块进行信号传输；每个所述卷帘快门模块均通过第三键合链接与所述电压域全局快门模块连接。
6.根据权利要求1所述的图像传感器，其特征在于，所述全局快门模块为电荷域全局快门模块，所述图像传感器包括多个呈阵列分布的所述电荷域全局快门模块，每行或每列所述电荷域全局快门模块的输出端均与所述像素信号处理模块连接。
7.根据权利要求6所述的图像传感器，其特征在于，每行或每列所述电荷域全局快门模块的输出端均通过第一键合链接与所述像素信号处理模块进行信号传输。
8.根据权利要求6所述的图像传感器，其特征在于，所述图像传感器包括多个所述光学模块和多个所述卷帘快门模块，每个所述光学模块均与一个所述卷帘快门模块串联连接，多个串联连接的所述光学模块和所述卷帘快门模块呈阵列分布，每行或每列串联连接的所述光学模块和所述卷帘快门模块的输出端均与所述像素信号处理模块连接，每个所述卷帘快门模块均与相应的所述电荷域全局快门模块并联连接。
9.根据权利要求8所述的图像传感器，其特征在于，所述每行或每列串联连接的所述光学模块和所述卷帘快门模块的输出端均通过第二键合链接与所述像素信号处理模块进行信号传输；每个所述电荷域全局快门模块均通过第三键合链接与所述光学模块连接。
10.一种电子设备，其特征在于，包括如权利要求1-9任一项所述的图像传感器。
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