CN115394636B - 半导体光刻方法、系统、设备和计算机可读存储介质 - Google Patents

半导体光刻方法、系统、设备和计算机可读存储介质 Download PDF

Info

Publication number
CN115394636B
CN115394636B CN202211314537.6A CN202211314537A CN115394636B CN 115394636 B CN115394636 B CN 115394636B CN 202211314537 A CN202211314537 A CN 202211314537A CN 115394636 B CN115394636 B CN 115394636B
Authority
CN
China
Prior art keywords
substrate
wafer
preset
spin
carbon coating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202211314537.6A
Other languages
English (en)
Other versions
CN115394636A (zh
Inventor
陈卓华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuexin Semiconductor Technology Co ltd
Original Assignee
Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou Yuexin Semiconductor Technology Co Ltd filed Critical Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority to CN202211314537.6A priority Critical patent/CN115394636B/zh
Publication of CN115394636A publication Critical patent/CN115394636A/zh
Application granted granted Critical
Publication of CN115394636B publication Critical patent/CN115394636B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • G03F7/168Finishing the coated layer, e.g. drying, baking, soaking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

本申请涉及半导体光刻方法、系统、设备和计算机可读存储介质,该半导体光刻方法在得到初次工艺处理后的晶圆的基础上,对旋涂碳涂层进行清洗,对清洗后的晶圆的基底进行表面预处理,即对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,氢气和氮气的混合比例为1.5~1.8,预设通入时长为60s~80s,当预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长,预设烘烤时长为60s~80s,烘烤的温度为145℃~155℃,在表面预处理后的基底表面重新设置旋涂碳涂层,以对基底预处理后的晶圆进行光刻与刻蚀的二次工艺处理,能够克服基底清洗过程对于基底表面所造成的表面改性缺点。

Description

半导体光刻方法、系统、设备和计算机可读存储介质
技术领域
本申请涉及半导体领域,具体涉及一种半导体光刻方法、系统、设备和计算机可读存储介质。
背景技术
随着半导体制造工艺节点往前推进,对图形尺寸有着更小线宽以及更小周期的需求,在光刻机分辨率不足的条件下需要使用多重图形技术,即光刻-刻蚀-光刻-刻蚀工艺。在连接孔需要重复该步骤3-4次, 才能够实现尺寸和周期的缩小。
然而,在多重图形技术中,每次光刻与刻蚀工艺后,需要使用清洗剂对基底进行清洗,清洗后的基底由于表面改性,进而导致下次光刻-刻蚀工艺产生不规则图形,整个光刻的工艺效果变差。
发明内容
鉴于此,本申请提供一种半导体光刻方法、系统、设备和计算机可读存储介质,该半导体光刻方法能够克服清洗后的基底表面改性的缺点,避免多次进行光刻与刻蚀工艺处理时而产生不规则图形,提升了整个光刻的工艺效果。
一种半导体光刻方法,包括:
对待刻蚀晶圆进行光刻与刻蚀的初次工艺处理,以得到初次工艺处理后的晶圆,初次工艺处理后的晶圆包括基底和设置在基底上的旋涂碳涂层,旋涂碳涂层包含氮元素;
对旋涂碳涂层进行清洗,得到清洗后的晶圆;
对清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆;
在表面预处理后的基底表面设置旋涂碳涂层,以对基底预处理后的晶圆进行光刻与刻蚀的二次工艺处理,得到二次工艺处理后的晶圆。
其中,对清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆步骤包括:
对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长;
当预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长。
其中,氢气和氮气的混合比例为1.5~1.8。
其中,预设通入时长为60s~80s 。
其中,预设烘烤时长为60s~80s 。
其中,烘烤的温度为145℃~155℃。
此外,还提供一种半导体光刻系统,包括:
半导体工艺腔室,包括机台,机台用于容置待刻蚀晶圆;
半导体工艺腔室用于对待刻蚀晶圆进行光刻与刻蚀的初次工艺处理,以得到初次工艺处理后的晶圆,初次工艺处理后的晶圆包括基底和设置在基底上的旋涂碳涂层;
清洗单元,用于对旋涂碳涂层进行清洗,得到清洗后的晶圆;
预处理单元,用于对清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆;
半导体工艺腔室还用于在表面预处理后的基底表面重新设置旋涂碳涂层,以对基底预处理后的晶圆进行光刻与刻蚀的二次工艺处理,得到二次工艺处理后的晶圆。
其中,旋涂碳涂层包含氮元素,预处理单元包括:
通气处理组件,用于对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,氢气和氮气的混合比例为1.5~1.8,预设通入时长为60s~80s;
烘烤处理组件,用于当预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长,预设烘烤时长为60s~80s,烘烤的温度为145℃~155℃。
此外,还提供一种半导体光刻设备,半导体光刻设备包括处理器和存储器,存储器用于存储计算机程序,处理器运行计算机程序以使半导体光刻设备执行上述半导体光刻方法。
此外,还提供一种计算机可读存储介质,计算机可读存储介质存储有计算机程序,计算机程序在被处理器执行时实施上述半导体光刻方法。
上述半导体光刻方法,通过对待刻蚀晶圆进行光刻与刻蚀的初次工艺处理,以得到初次工艺处理后的晶圆,初次工艺处理后的晶圆包括基底和设置在基底上的旋涂碳涂层,对旋涂碳涂层进行清洗,得到清洗后的晶圆,对清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆,在表面预处理后的基底表面重新设置旋涂碳涂层,以对基底预处理后的晶圆进行光刻与刻蚀的二次工艺处理,得到二次工艺处理后的晶圆,其中,在对旋涂碳涂层进行清洗的过程中,在晶圆的基底被清洗过后,若不进行表面预处理,由于清洗后的基底表面易发生改性,则再次对待刻蚀晶圆进行光刻与刻蚀处理时,设置的旋涂碳涂层与清洗后的基底之间结合力大大降低,通过对基底清洗后的晶圆进行表面预处理,即对所述清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,氢气和氮气的混合比例为1.5~1.8,预设通入时长为60s~80s,当预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长,预设烘烤时长为60s~80s ,烘烤的温度为145℃~155℃,能够克服基底清洗过程对于基底表面所造成的表面改性缺点,使得表面预处理后的基底与二次工艺处理过程中所设置的旋涂碳涂层之间的结合力大大提高,避免多次进行光刻与刻蚀工艺处理时而产生不规则图形,提升了整个光刻的工艺效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种光刻与刻蚀的初次工艺处理后的基底与旋涂碳涂层的截面示意图;
图2是本申请实施例提供的对旋涂碳涂层清除进行清除过程的截面示意图;
图3为本申请实施例提供的进行第二次光刻与刻蚀的工艺处理时,再次设置的旋涂碳涂层与基底表面之间所产生的气泡示意图;
图4为图3中所示的气泡所导致的旋涂碳涂层与基底表面之间存在的缺损位置示意图;
图5为本申请实施例提供的一种半导体光刻方法的方法流程示意图;
图6为本申请实施例提供的一种得到基底预处理后的晶圆的方法流程示意图;
图7为本申请另一实施例提供的进行光刻与刻蚀的二次工艺处理时,再次设置的旋涂碳涂层与基底表面之间紧密结合的截面示意图;
图8为本申请实施例提供的一种半导体光刻系统的结构框图;
图9为本申请实施例提供的一种半导体工艺腔室的结构示意图;
图10为本申请实施例提供的一种预处理单元的结构框图。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。此外,应当理解的是,此处所描述的具体实施方式仅用于说明和解释本申请,并不用于限制本申请。在本申请中,在未作相反说明的情况下,使用的方位词如“上”和“下”具体为附图中的图面方向。另外,在本申请的描述中,术语“包括”是指“包括但不限于”。
本发明的各种实施例可以以一个范围的形式存在;应当理解,以一范围形式的描述仅仅是因为方便及简洁,不应理解为对本发明范围的硬性限制;因此,应当认为所述的范围描述已经具体公开所有可能的子范围以及该范围内的单一数值。例如,应当认为从1到6的范围描述已经具体公开子范围,例如从1到2,从1到3,从1到4,从1到5,从2到3,从2到4,从2到5,从2到6,从3到4、从3到5、从3到6等,以及所述范围内的单一数字,例如1、2、3、4、5及6,此不管范围为何皆适用。另外,每当在本文中指出数值范围,是指包括所指范围内的任何引用的数字(分数或整数)。
在光刻机分辨率不足的条件下需要使用多重图形技术,即光刻与刻蚀-光刻与刻蚀工艺的循环重复,在连接孔需要重复该步骤3至4次, 才能够实现尺寸和周期的缩小。
其中,光刻机在进行每次光刻与刻蚀的工艺处理时,通常需在基底上设置旋涂碳涂层,以及在旋涂碳涂层上设置抗反射涂层等,具体工艺这里不再阐述。
由于连接孔图形工艺存在以下特征:需要重复多次光刻-刻蚀工艺;刻蚀所需的过刻蚀量比较大,因此连接孔很容易出现缺陷。
其中,在第一次光刻与刻蚀后需要对抗反射涂层以及旋涂碳涂层清洗去除,而在对上述旋涂碳涂层清除的过程中,清洗过程会使基底表面改性,导致后续进行第二次光刻与刻蚀的工艺处理时,再次设置的旋涂碳涂层与基底表面之间的结合力大大下降,导致再次设置的旋涂碳涂层与基底之间覆盖不好,易在靠近基底处形成气泡。
如图1至图4所示,其中,10表示基底,20表示旋涂碳涂层,30表示气泡,40表示缺损位置,图1为光刻与刻蚀的初次工艺处理后的基底与旋涂碳涂层的截面示意图,图2为对上述旋涂碳涂层清除进行清除过程的截面示意图,图3为进行第二次光刻与刻蚀的工艺处理时,再次设置的旋涂碳涂层与基底表面之间所产生的气泡示意图,图4为图3中所示的气泡所导致的旋涂碳涂层与基底表面之间存在的缺损位置示意图。
其中,上述气泡会被过刻蚀气体击穿,并会在基底形成额外的不规则图形,基底每经过一次清洗,基底的改性就会变得更严重,与旋涂碳涂层之间的结合力越来越差,经过多次光刻与刻蚀的工艺处理后,容易形成额外的不规则图形,因此会使得成品产生缺损(缺损位置参照图4所示)。
如图5所示,提供一种半导体光刻方法,该半导体光刻方法包括:
步骤S110,对待刻蚀晶圆进行光刻与刻蚀的初次工艺处理,以得到初次工艺处理后的晶圆,初次工艺处理后的晶圆包括基底和设置在基底上的旋涂碳涂层。
其中,对待刻蚀晶圆进行光刻与刻蚀的初次工艺处理的过程中,通常需要在基底上设置旋涂碳涂层和抗反射涂层,其中,抗反射涂层通常设置在旋涂碳涂层之上,由于本申请实施例侧重点在于旋涂碳涂层与基底之间的结合层面,故对抗反射涂层这里不再赘述。
步骤S120,对旋涂碳涂层进行清洗,得到清洗后的晶圆。
其中,由于在光刻机分辨率不足的条件下需要使用多重图形技术,需要进行多次的光刻与刻蚀工艺过程,因此,待刻蚀晶圆在上述初次工艺处理之后,还需要进一步对第一次的光刻与刻蚀工艺后所残留的旋涂碳涂层进行去除。
然而,在对旋涂碳涂层进行清洗的过程中,所使用的清洗物质容易造成基底的表面改性,因此,有必要对清洗后的晶圆的基底进行处理。
步骤S130,对清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆。
其中,通过对清洗后的晶圆的基底进行表面预处理,能够使得基底的表面改性问题得到改善,以便于与后续重新设置的涂层紧密结合。
其中,如图6所示,上述步骤S130包括:
步骤S132,对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长。
其中,在上述清洗旋涂碳涂层的过程中,采用的清洗物质容易造成上述晶圆的基底表面改性,例如由其他性质变为亲水性质,以清洗物质为SC1+H2O2混合物为例,该混合物对于清除旋涂碳涂层极为容易,并且对上述晶圆的基底损伤非常小,然而,该混合物会造成上述清洗后的基底表面改性,变为亲水性质,且对于后续重新设置的旋涂碳涂层亲和力不足。
因此,当对清洗后的基底通入氢气和氮气的混合气体时,利用氢气作为载流气体,氮气会在上述清洗后的基底表面产生一层微薄的氮化物,由于上述旋涂碳涂层包含氮元素,该氮化物与上述含有氮元素的旋涂碳涂层相似相溶,极性相近,两者之间的亲和力大大增加。
步骤S134,当预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长。
其中,在经过预设通入时长的通气后,还需要进一步对通气后的基底进行烘烤,以使得杂质物质滤除。
本实施例中,通过对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,利用氢气作为载流气体,氮气会在上述清洗后的基底表面产生一层微薄的氮化物,由于上述旋涂碳涂层包含氮元素,该氮化物与上述含有氮元素的旋涂碳涂层相似相溶,极性相近,两者之间的亲和力大大增加,能够克服基底清洗过程对于基底表面所造成的表面改性缺点,进一步使得表面预处理后的基底与二次工艺处理过程中所设置的旋涂碳涂层之间的结合力大大提高,避免多次进行光刻与刻蚀工艺处理时而产生不规则图形,大大提升了整个光刻的工艺效果。
其中,旋涂碳涂层包含氮元素,添加氮元素的目的是提高刻蚀工艺缩小线宽的能力,增大刻蚀工艺的工艺窗口;同时,添加N元素可以提高刻蚀所用的碳化氟气体对旋涂碳涂层与基底的选择比。
其中,氢气和氮气的混合比例为1.5~1.8。
其中,在上述氢气和氮气的混合气体中,若氢气含量比例太高,由于氢气仅仅作为载流气体,此时氮气的含量过少,则上述预设通入时长的通气过程在上述清洗后的基底表面产生的氮化物含量过少,就会导致无法覆盖整个清洗后的基底表面,进而减弱了上述表面预处理后的基底与后续重新设置的旋涂碳涂层之间的亲和力。
同样地,若氢气含量比例太低,由于氢气仅仅作为载流气体,此时氮气的含量过高,则上述预设通入时长的通气过程在上述清洗后的基底表面产生的氮化物含量过多,就会导致覆盖整个清洗后的基底表面的氮化物的厚度增加,进而使得上述表面预处理后的基底与后续重新设置的旋涂碳涂层之间无法紧密结合,反而降低了上述表面预处理后的基底与后续重新设置的旋涂碳涂层之间的亲和力。
本实施例中,通过将氢气和氮气的混合比例保持为1.5~1.8,一方面兼顾了预设通入时长的通气过程在上述清洗后的基底表面产生的氮化物含量的覆盖面积,即能够覆盖整个清洗后的基底表面,另一方面,又降低了氮化物含量过多而导致覆盖整个清洗后的基底表面的氮化物的厚度增加所导致的亲和力下降的缺点。
其中,氢气和氮气的混合比例保持为1.5。
其中,预设通入时长为60s~80s 。
其中,预设通入时长若数值过大,即整个通气量过大,则同样会导致上述清洗后的基底表面产生的氮化物含量过多,进而会导致覆盖整个清洗后的基底表面的氮化物的厚度增加,进而使得上述表面预处理后的基底与后续重新设置的旋涂碳涂层之间无法紧密结合,也会在某种程度上降低上述表面预处理后的基底与后续重新设置的旋涂碳涂层之间的亲和力。
同样地,预设通入时长若数值过小,即整个通气量过小,在上述清洗后的基底表面产生的氮化物含量过少,就会导致无法覆盖整个清洗后的基底表面,进而减弱了上述表面预处理后的基底与后续重新设置的旋涂碳涂层之间的亲和力。
本实施例中,通过将预设通入时长保持在60s ~80s,一方面兼顾了预设通入时长的通气过程在上述清洗后的基底表面产生的氮化物含量的总体需求,即能够覆盖整个清洗后的基底表面,另一方面,又降低了氮化物含量过多而导致覆盖整个清洗后的基底表面的氮化物的厚度增加所导致的亲和力下降的缺点。
其中,上述预设通入时长为60s。
其中,预设烘烤时长为60s~80s 。
其中,预设烘烤时长过长,虽然去除了杂质,则会导致整个基底造成损坏;若预设烘烤时长过短,虽然不会造成基底损坏,然则无法去除杂质。
本实施例中,通过将预设烘烤时长为60s~80s ,一方面不会造成基底损坏,另一方面,也能够去除杂质。
其中,烘烤的温度为145℃~155℃。
其中,烘烤的温度过高,虽然去除了杂质,但同样会对整个基底造成损坏;烘烤的温度过低,虽然不会对整个基底造成损坏,然则,无法去除杂质。
其中,通过将烘烤的温度为145℃~155℃,一方面不会造成基底损坏,另一方面,也能够去除杂质。
在一个实施例中,氢气和氮气的混合比例保持为1.7,预设通入时长为60s,预设烘烤时长为70s,烘烤温度为150℃。
在另一个实施例中,氢气和氮气的混合比例保持为1.5,预设通入时长为60s,预设烘烤时长为60s,烘烤温度为150℃,如图7所示,图7为进行光刻与刻蚀的二次工艺处理时,再次设置的旋涂碳涂层与基底表面之间紧密结合的截面示意图,显然,此时该表面预处理后的基底表面与上述含有氮元素的旋涂碳涂层相似相溶,极性相近,两者之间的亲和力大大增加,紧密结合程度高,能够克服基底清洗过程对于基底表面所造成的表面改性缺点。
步骤S140,在表面预处理后的基底表面重新设置旋涂碳涂层,以对基底预处理后的晶圆进行光刻与刻蚀的二次工艺处理,得到二次工艺处理后的晶圆。
上述半导体光刻方法,在对旋涂碳涂层进行清洗的过程中,在晶圆的基底被清洗过后,若不进行表面预处理,由于清洗后的基底表面易发生改性,则再次对待刻蚀晶圆进行光刻与刻蚀处理时,设置的旋涂碳涂层与清洗后的基底之间结合力大大降低,通过对基底清洗后的晶圆进行表面预处理,对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,氢气和氮气的混合比例为1.5~1.8,预设通入时长为60s~80s,当预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长,预设烘烤时长为60s~80s ,烘烤的温度为145℃~155℃,能够克服基底清洗过程对于基底表面所造成的表面改性缺点,使得表面预处理后的基底与二次工艺处理过程中所设置的旋涂碳涂层之间的结合力大大提高,避免多次进行光刻与刻蚀工艺处理时而产生不规则图形,提升了整个光刻的工艺效果。
此外,如图8所示,还提供一种半导体光刻系统200,包括:
半导体工艺腔室210,包括机台212,机台212用于容置待刻蚀晶圆100;
半导体工艺腔室210用于对待刻蚀晶圆100进行光刻与刻蚀的初次工艺处理以得到初次工艺处理后的晶圆,初次工艺处理后的晶圆包括基底和设置在基底上的旋涂碳涂层,旋涂碳涂层包含氮元素;
清洗单元220,用于对旋涂碳涂层进行清洗,得到清洗后的晶圆;
预处理单元230,用于对清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆;
半导体工艺腔室210还用于对基底预处理后的晶圆进行光刻与刻蚀的二次工艺处理,得到二次工艺处理后的晶圆。
其中,半导体工艺腔室210如图9所示,机台212用于容置待刻蚀晶圆100。
其中,如图10所示,预处理单元230包括:
通气处理组件232,用于对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,氢气和氮气的混合比例为1.5~1.8,预设通入时长为60s~80s;
烘烤处理组件234,用于当预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长,预设烘烤时长为60s~80s,烘烤的温度为145℃~155℃。
此外,还提供一种半导体光刻设备,半导体光刻设备包括处理器和存储器,存储器用于存储计算机程序,处理器运行计算机程序以使半导体光刻设备执行上述半导体光刻方法。
此外,还提供一种计算机可读存储介质,计算机可读存储介质存储有计算机程序,计算机程序在被处理器执行时实施上述半导体光刻方法。
即,以上仅为本申请的实施例,并非因此限制本申请的专利范围,凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换,例如各实施例之间技术特征的相互结合,或直接或间接运用在其他相关的技术领域,均同理包括在本申请的专利保护范围内。
此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定。
在本申请中,“例如”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“例如”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请,本申请给出了以上描述。在以上描述中,为了解释的目的而列出了各个细节。
应当明白的是,本领域普通技术人员可以认识到,在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中,不会对公知的结构和过程进行详细阐述,以避免不必要的细节使本申请的描述变得晦涩。因此,本申请并非旨在限于所示的实施例,而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (4)

1.一种半导体光刻方法,其特征在于,包括:
对待刻蚀晶圆进行光刻与刻蚀的初次工艺处理,以得到初次工艺处理后的晶圆,所述初次工艺处理后的晶圆包括基底和设置在所述基底上的旋涂碳涂层;
对所述旋涂碳涂层进行清洗,得到清洗后的晶圆;
对所述清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆:对所述清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长;
在所述表面预处理后的基底表面重新设置所述旋涂碳涂层,以对所述基底预处理后的晶圆进行所述光刻与刻蚀的二次工艺处理,得到二次工艺处理后的晶圆;
所述旋涂碳涂层包含氮元素,所述对所述清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆步骤包括:
对所述清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,所述氢气和氮气的混合比例为1.5~1.8,所述预设通入时长为60s~80s;
当所述预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长,所述预设烘烤时长为60s~80s ,所述烘烤的温度为145℃~155℃。
2.一种半导体光刻系统,其特征在于,包括:
半导体工艺腔室,包括机台,所述机台用于容置待刻蚀晶圆;
所述半导体工艺腔室用于对所述待刻蚀晶圆进行光刻与刻蚀的初次工艺处理,以得到初次工艺处理后的晶圆,所述初次工艺处理后的晶圆包括基底和设置在所述基底上的旋涂碳涂层;
清洗单元,用于对所述旋涂碳涂层进行清洗,得到清洗后的晶圆;
预处理单元,用于对清洗后的晶圆的基底进行表面预处理,得到基底预处理后的晶圆;
所述半导体工艺腔室还用于在所述表面预处理后的基底表面重新设置所述旋涂碳涂层,以对所述基底预处理后的晶圆进行所述光刻与刻蚀的二次工艺处理,得到二次工艺处理后的晶圆;
所述旋涂碳涂层包含氮元素,所述预处理单元包括:
通气处理组件,用于对清洗后的基底通入氢气和氮气的混合气体,并保持预设通入时长,所述氢气和氮气的混合比例为1.5~1.8,所述预设通入时长为60s~80s;
烘烤处理组件,用于当所述预设通入时长结束后,对通气后的基底进行烘烤,并保持预设烘烤时长,所述预设烘烤时长为60s~80s,所述烘烤的温度为145℃~155℃。
3.一种半导体光刻设备,其特征在于,所述半导体光刻设备包括处理器和存储器,所述存储器用于存储计算机程序,所述处理器运行所述计算机程序以使所述半导体光刻设备执行权利要求1所述的半导体光刻方法。
4.一种计算机可读存储介质,其特征在于,所述计算机可读存储介质存储有计算机程序,所述计算机程序在被处理器执行时实施权利要求1所述的半导体光刻方法。
CN202211314537.6A 2022-10-26 2022-10-26 半导体光刻方法、系统、设备和计算机可读存储介质 Active CN115394636B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211314537.6A CN115394636B (zh) 2022-10-26 2022-10-26 半导体光刻方法、系统、设备和计算机可读存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211314537.6A CN115394636B (zh) 2022-10-26 2022-10-26 半导体光刻方法、系统、设备和计算机可读存储介质

Publications (2)

Publication Number Publication Date
CN115394636A CN115394636A (zh) 2022-11-25
CN115394636B true CN115394636B (zh) 2023-01-03

Family

ID=84129034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211314537.6A Active CN115394636B (zh) 2022-10-26 2022-10-26 半导体光刻方法、系统、设备和计算机可读存储介质

Country Status (1)

Country Link
CN (1) CN115394636B (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080004215A (ko) * 2006-07-05 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 형성 방법
SG193093A1 (en) * 2012-02-13 2013-09-30 Novellus Systems Inc Method for etching organic hardmasks
CN105093821A (zh) * 2014-05-13 2015-11-25 中芯国际集成电路制造(上海)有限公司 光刻方法以及工艺腔室
TWI766789B (zh) * 2015-06-18 2022-06-01 美商應用材料股份有限公司 用於均勻且共形之混成氧化鈦薄膜的沉積方法
US10497574B2 (en) * 2017-09-28 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming multi-layer mask
JP7261675B2 (ja) * 2019-07-01 2023-04-20 東京エレクトロン株式会社 加熱処理装置及び加熱処理方法
CN113707540B (zh) * 2021-08-24 2024-04-16 武汉新芯集成电路制造有限公司 晶圆对准曝光方法及半导体器件
CN114023631A (zh) * 2021-10-12 2022-02-08 上海华虹宏力半导体制造有限公司 光刻薄膜层的形成方法

Also Published As

Publication number Publication date
CN115394636A (zh) 2022-11-25

Similar Documents

Publication Publication Date Title
US11462408B2 (en) Method of forming an integrated circuit using a patterned mask layer
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
US6548401B1 (en) Semiconductor processing methods, and semiconductor constructions
JPH10199864A (ja) 反射防止膜のエッチング方法
CN101567305B (zh) 一种集成电路制造工艺中使间距缩小的材料图案化的方法
US20080050900A1 (en) Methods for pitch reduction formation
US20060263730A1 (en) Surface treatment of a dry-developed hard mask and surface treatment compositions used therefor
KR101169164B1 (ko) 반도체 소자의 형성 방법
US8889559B2 (en) Methods of forming a pattern on a substrate
US20080003831A1 (en) Method for forming metal pattern in semiconductor device
CN115394636B (zh) 半导体光刻方法、系统、设备和计算机可读存储介质
US20080102643A1 (en) Patterning method
US20120088357A1 (en) Method of manufacturing semiconductor device
US10153165B1 (en) Patterning method
US5814551A (en) Methods for forming integrated circuit isolation layers using oxygen diffusing layers
JP2004260180A (ja) イオン注入方法
US20060240673A1 (en) Method of forming bit line in semiconductor device
CN105988284B (zh) 双掩膜自对准图案化的方法
US7727871B2 (en) Manufacturing method of semiconductor device using etching solution
US7341958B2 (en) Integrated process for thin film resistors with silicides
JP5164446B2 (ja) 半導体素子の微細パターン形成方法
CN100517648C (zh) 用于蚀刻的系统和方法
CN113838798B (zh) 一种刻蚀方法
US20040253830A1 (en) [method for removing silicon nitride film]
KR19990065142A (ko) 실리콘을 포함하는 물질층의 버티컬 프로파일 패턴 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 510700 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong

Patentee after: Yuexin Semiconductor Technology Co.,Ltd.

Address before: 510700 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong

Patentee before: Guangzhou Yuexin Semiconductor Technology Co.,Ltd.