CN115357084A - 降压电路 - Google Patents

Abstract

本申请提供一种降压电路，包括包括降压模块、基准模块和反馈模块；降压模块，被配置为根据输入电压获取控制电压，并根据控制电压将输入电压进行降压得到输出电压；基准模块，被配置为根据温度系数降低温度对输出电压的影响得到基准电压；反馈模块，被配置为对基准电压进行采样得到采样电压，并根据采样电压调整控制电压。本申请通过降压模块对宽范围的输入电压进行降压，通过基准模块对电子芯片内的温度影响进行消除，通过反馈模块对输出电压进行采样，并根据采样结果反馈控制降压模块，防止输出电压偏离预设的电压值，从而得到宽输入范围、低温漂的输出电压。

Description

降压电路

技术领域

本申请属于降压技术领域，尤其涉及一种降压电路。

背景技术

随着社会的发展和科技的进步，电子芯片越来越多地应用在各个领域和行业中。在电子芯片中往往设置有降压电路，用来降低输入电压，为电子芯片提供需求的输出电压。

传统降压电路的输入电压范围一般较窄，当输入电压范围较宽且输入电压值较高时，如果将产生的输出电压直接向其他电路供电，则可能会导致其他电路内的场效应管(Metal oxide semiconductor，MOS管)击穿，从而导致电路失效；同时电子芯片内的较大的温度变化也会对输出电压产生影响。

发明内容

本申请的目的在于提供一种降压电路，旨在解决传统降压电路输入电压范围较窄、受温度变化影响的问题。

为了实现上述目的，第一方面，本申请实施例提供了一种降压电路，包括电压输入端、电压输出端、降压模块、基准模块和反馈模块；

所述降压模块分别与电压输入端和电压输出端电连接，所述降压模块还分别与所述基准模块和所述反馈模块电连接，所述基准模块分别与所述反馈模块和所述电压输出端电连接；

所述降压模块，被配置为根据输入电压获取控制电压，并根据所述控制电压将所述输入电压进行降压得到输出电压；

所述基准模块，被配置为根据温度系数降低温度对所述输出电压的影响得到基准电压；

所述反馈模块，被配置为对所述基准电压进行采样得到采样电压，并根据所述采样电压调整所述控制电压。

在第一方面的一种可能的实施方式中，所述降压模块包括第一PMOS管；

所述第一PMOS管的栅极与所述电压输入端和所述反馈模块电连接，所述第一PMOS管的源极与所述电压输入端电连接，所述第一PMOS管的漏极与所述基准模块和所述电压输出端电连接。

在第一方面的另一种可能的实施方式中，所述基准模块包括第一三极管、第二三极管、第五三极管、第一电阻、第二电阻、第三电阻和第六电阻；

所述第一三极管的发射极接地，所述第一三极管的基极与所述第二三极管的基极电连接，所述第一三极管的集电极与所述第一电阻的一端电连接；所述第二三极管的发射极与所述第六电阻的一端电连接，所述第六电阻的另一端接地；所述第二三极管的基极分别与所述第二三极管的集电极和所述第二电阻的一端电连接，所述第一电阻的另一端分别与所述第二电阻的另一端和所述第五三极管的发射极电连接，所述第五三极管的基极分别与所述第五三极管的集电极和所述第三电阻的一端电连接，所述第三电阻的另一端分别与所述第一PMOS管的漏极和所述电压输出端电连接。

在第一方面的另一种可能的实施方式中，所述反馈模块包括第三三极管、第六NMOS管和第四电阻；

所述第三三极管的发射极接地，所述第三三极管的基极与所述第一三极管的集电极电连接，所述第三三极管的集电极与所述第六NMOS管的源极电连接，所述第六NMOS管的漏极与所述第四电阻的一端电连接，所述第四电阻的另一端与所述第一PMOS管的栅极电连接。

在第一方面的另一种可能的实施方式中，所述降压模块还包括第二PMOS管和第三PMOS管；

所述第二PMOS管的源极和所述第三PMOS管的源极均与所述电压输入端电连接，所述第二PMOS管的栅极与所述第三PMOS管的栅极电连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极电连接，所述第三PMOS管的漏极与所述第三PMOS管的栅极电连接。

在第一方面的另一种可能的实施方式中，所述反馈模块还包括第四三极管、第七NMOS管和第五电阻；

所述第四三极管的发射极接地，所述第四三极管的基极与所述第二三极管的集电极电连接，所述第四三极管的集电极与所述第七NMOS管的源极电连接，所述第七NMOS管的漏极与所述第五电阻的一端电连接，所述第五电阻的另一端与所述第三PMOS管的栅极电连接。

在第一方面的另一种可能的实施方式中，所述降压电路还包括反馈补偿模块；

所述反馈补偿模块分别与所述反馈模块和所述电压输入端电连接；

所述反馈补偿模块，被配置为根据所述输入电压和所述输出电压对所述反馈模块进行补偿，防止电压过大损坏所述反馈模块；

所述反馈补偿模块包括第一电容、第二电容和第八电阻；

所述第一电容的一端与所述第六NMOS管的源极电连接，所述第一电容的另一端与所述第一PMOS管的漏极电连接；所述第二电容的一端与所述第一PMOS管的栅极电连接，所述第二电容的另一端与所述第八电阻的一端电连接，所述第八电阻的另一端与所述电压输入端电连接。

在第一方面的另一种可能的实施方式中，所述降压电路还包括偏置模块；

所述偏置模块分别与所述电压输入端和所述基准模块电连接；

所述偏置模块，被配置为根据所述输入电压为所述基准模块提供静态偏置电流；

所述偏置模块包括第五PMOS管、第五NMOS管和第八NMOS管；

所述第五PMOS管的源极与所述电压输入端电连接，所述第五PMOS管的漏极分别与所述第五NMOS管的漏极、所述第五NMOS管的栅极和所述反馈模块电连接，所述第五NMOS管的源极分别与所述第八NMOS管的漏极和所述第八NMOS管的栅极电连接，所述第八NMOS管的源极接地。

在第一方面的另一种可能的实施方式中，所述降压电路还包括启动模块；

所述启动模块分别与所述电压输入端、所述降压模块和所述反馈模块电连接；

所述启动模块，被配置为启动所述降压模块和所述反馈模块；

所述启动模块包括第四PMOS管、第六PMOS管、第七电阻、第九NMOS管、第十NMOS管；

所述第四PMOS管的源极与所述电压输入端电连接，所述第四PMOS管的漏极分别与所述第四PMOS管的栅极和所述降压模块电连接，所述第六PMOS管的源极与所述电压输入端电连接，所述第六PMOS管的漏极分别与所述第六PMOS管的栅极和所述第七电阻的一端电连接，所述第七电阻的另一端分别与所述第十NMOS管的漏极、所述第十NMOS管的栅极和所述第九NMOS管的栅极电连接，所述第九NMOS管的漏极与所述反馈模块电连接，所述第九NMOS管的源极和所述第十NMOS管的源极均接地。

在第一方面的另一种可能的实施方式中，所述降压电路还包括启动反馈模块；

所述启动反馈模块分别与所述启动模块和所述电压输出端电连接；

所述启动反馈模块，被配置为当所述降压模块正常工作后，关闭所述启动模块；

所述启动反馈模块包括第七PMOS管、第四NMOS管和第十一NMOS管；

所述第七PMOS管的源极与所述电压输出端电连接，所述第七PMOS管的漏极分别与所述第七PMOS管的栅极、所述第四NMOS管的漏极和所述第十一NMOS管的栅极电连接，所述第四NMOS管的栅极与所述电压输出端电连接，所述第四NMOS管的源极和所述第十一NMOS管的源极均接地。

本申请实施例与现有技术相比存在的有益效果是：通过降压模块对宽范围的输入电压进行降压，通过基准模块对电子芯片内的温度影响进行消除，通过反馈模块对输出电压进行采样，并根据采样结果反馈控制降压模块，防止输出电压偏离预设的电压值，从而得到宽输入范围、低温漂的输出电压。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的降压电路的第一种结构示意图；

图2为本申请实施例提供的降压电路的电路图；

图3为本申请实施例提供的降压电路的第二种结构示意图；

图4为本申请实施例提供的降压电路的输入-输出波形示意图；

图5为本申请实施例提供的降压电路的电源抑制比波形示意图；

图6为本申请实施例提供的降压电路的输出温度曲线示意图。

附图标号说明：

1-降压模块，2-基准模块，3-反馈模块，4-反馈补偿模块，5-偏置模块，6-启动模块，7-启动反馈模块。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

目前，在电子芯片中，传统降压电路的输入范围一般较窄，当输入电压高于输入范围时，若采用降压电路产生的输出电压直接为其他电路供电，就可能导致其他电路中的MOS管被击穿，从而使其他电路失效。同时电子芯片中因为包含有众多的电子器件，在电子器件工作时往往会产生热量，从而导致电子芯片内的温度升高，影响降压电路输出电压。

为此，本申请提供一种降压电路，通过对宽范围的输入电压进行降压，将输出电压降低到预设的电压值，同时对电子芯片内的温度影响进行消除，防止温度因素对输出电压产生影响，还对输出电压进行采样监控，并根据采样结果反馈控制降压模块，防止输出电压偏离预设的电压值，从而得到宽输入范围、低温漂的输出电压。

下面结合附图，对本申请提供的降压电路，进行实例性的说明。

图1为本申请实施例提供的降压电路的第一种结构示意图。如图1所示，示例性地，一种降压电路100，包括电压输入端、电压输出端、降压模块1、基准模块2和反馈模块3。

降压模块1分别与电压输入端和电压输出端电连接，降压模块1还分别与基准模块2和反馈模块3电连接，基准模块2分别与反馈模块3和电压输出端电连接。

降压模块1，被配置为根据输入电压获取控制电压，并根据控制电压将输入电压进行降压得到输出电压。

基准模块2，被配置为根据温度系数降低温度对输出电压的影响得到基准电压。

反馈模块3，被配置为对基准电压进行采样得到采样电压，并根据采样电压调整控制电压。

在本申请实施例中，接入外部电源后，降压模块根据输入电压获取到初次控制电压，并根据该初次控制电压对输入电压进行初次降压得到初次输出电压。其中，外部电源可以为一个宽范围的输入电压。基准模块可以采用温度系数原理设计的三极管组件，根据正温度系数的电压和负温度系数的电压进行加权，来抵消温度变化对输出电压的影响，保证输出电压的稳定性。反馈模块对基准电压进行实时采样得到采样电压，并根据采样电压的变化影响降压模块的控制电压，从而使宽范围的输入电压经过降压后得到预设范围(一般较低)的输出电压，同时输出电压受温度影响较小，该降压电路的使用范围更广。

图2为本申请实施例提供的降压电路的电路图。如图2所示，示例性地，降压模块1包括第一PMOS管MP1。

第一PMOS管MP1的栅极与电压输入端和反馈模块3电连接，第一PMOS管MP1的源极与电压输入端电连接，第一PMOS管MP1的漏极与基准模块2和电压输出端电连接。

在本申请实施例中，第一PMOS管MP1作为降压调整管，根据第一PMOS管MP1的栅极接入的电压决定第一PMOS管MP1的漏极的输出电压。基准模块对第一PMOS管MP1的漏极输出的电压进行温度影响消除，减少温度对输出电压的影响，反馈模块对基准电压进行采样得到采样电压，并根据采样电压影响第一PMOS管MP1的栅极电压。

如图2所示，示例性地，基准模块2包括第一三极管Q1、第二三极管Q2、第五三极管Q5、第一电阻R1、第二电阻R2、第三电阻R3和第六电阻R6。

第一三极管Q1的发射极接地，第一三极管Q1的基极与第二三极管Q2的基极电连接，第一三极管Q1的集电极与第一电阻R1的一端电连接；第二三极管Q2的发射极与第六电阻R6的一端电连接，第六电阻R6的另一端接地；第二三极管Q2的基极分别与第二三极管Q2的集电极和第二电阻R2的一端电连接，第一电阻R1的另一端分别与第二电阻R2的另一端和第五三极管Q5的发射极电连接，第五三极管Q5的基极分别与第五三极管Q5的集电极和第三电阻R3的一端电连接，第三电阻R3的另一端分别与第一PMOS管的漏极和电压输出端电连接。

在本申请实施例中，因为第一三极管Q1和第二三极管Q2构成电流镜，所以流过第二三极管Q2的发射极的电流可以用下面的公式(1)进行表征：

I＝(VBE1-VBE2)/R6＝△VBE/R6 (1)

假设第二三极管Q2的放大系数β很大，则第二三极管Q2的基极电流可以忽略，因此第二三极管Q2的集电极电流等于第二三极管Q2的发射极电流，则输出电压VDD可以采用下面的公式(2)进行表征：

VDD＝VBE3+I*R1+VBE5+2*I*R3 (2)

其中，I具有正温度系数，VBE具有负温度系数，因此通过调节第一电阻R1与第三电阻R3，即可得到一个零温度系数的输出电压，使该降压电路的输出电压不易受温度影响。

如图2所示，示例性地，反馈模块3包括第三三极管Q3、第六NMOS管MN6和第四电阻R4。

第三三极管Q3的发射极接地，第三三极管Q3的基极与第一三极管Q1的集电极电连接，第三三极管Q3的集电极与第六NMOS管MN6的源极电连接，第六NMOS管MN6的漏极与第四电阻R4的一端电连接，第四电阻R4的另一端与第一PMOS管的栅极电连接。

在本申请实施例中，当输出电压VDD发生变化时，基准模块中X点的电压也会随之变换，降压模块通过第三三极管Q3采样X点的电压变化并传输至Z点，影响、调整第一PMOS管MP1的栅极的电压，从而调整第一PMOS管的漏极的输出电压，形成反馈环路，使输出电压稳定到预设的电压值范围。

如图2所示，示例性地，降压模块3还包括第二PMOS管MP2和第三PMOS管MP3。

第二PMOS管MP2的源极和第三PMOS管MP3的源极均与电压输入端电连接，第二PMOS管MP2的栅极与第三PMOS管MP3的栅极电连接，第二PMOS管MP2的漏极与第一PMOS管的栅极电连接，第三PMOS管MP3的漏极与第三PMOS管MP3的栅极电连接。

在本申请实施例中，通过第二PMOS管MP2和第三PMOS管MP3构成电流镜，从而使第二PMOS管MP2的漏极输出电流和第三PMOS管MP3的漏极输出电流相等，防止输入电压过高，烧毁该降压电路。

如图2所示，示例性得，反馈模块3还包括第四三极管Q4、第七NMOS管MN7和第五电阻R5。

第四三极管Q4的发射极接地，第四三极管Q4的基极与第二三极管的集电极电连接，第四三极管Q4的集电极与第七NMOS管MN7的源极电连接，第七NMOS管MN7的漏极与第五电阻R5的一端电连接，第五电阻R5的另一端与第三PMOS管的栅极电连接。

在本申请实施例中，第四三极管Q4、第七NMOS管MN7和第五电阻R5与第三三极管Q3、第六NMOS管MN6和第四电阻R4的作用相同，并向成环路，共同保护该降压电路。具体地，当输出电压VDD发生变化时，基准模块中Y点的电压也会随之变换，降压模块通过第四三极管Q4采样Y点的电压变化并传输至第三PMOS管MP3的漏极，进而影响、调整第二PMOS管MP2的栅极和第一PMOS管MP1的栅极的电压，从而调整第一PMOS管的漏极的输出电压，形成反馈环路，使输出电压稳定到预设的电压值范围。

图3为本申请实施例提供的降压电路的第二种结构示意图，如图3所示，示例性地，降压电路100还包括反馈补偿模块4。

反馈补偿模块4分别与反馈模块3和电压输入端电连接。

反馈补偿模块4，被配置为根据输入电压和输出电压对反馈模块3进行补偿，防止电压过大损坏反馈模块。

如图2所示，反馈补偿模块4包括第一电容C1、第二电容C2和第八电阻R8。

第一电容C1的一端与第六NMOS管的源极电连接，第一电容C1的另一端与第一PMOS管的漏极电连接；第二电容C2的一端与第一PMOS管的栅极电连接，第二电容C2的另一端与第八电阻R8的一端电连接，第八电阻R8的另一端与电压输入端电连接。

在本申请实施例中，通过第一电容C1、第二电容C2和第八电阻R8对反馈模块进行补偿保护，防止降压模块的输入电压或者输出电压过高，损坏反馈模块。

如图3所示，示例性地，降压电路100还包括偏置模块5。

偏置模块5分别与电压输入端和基准模块2电连接。

偏置模块5，被配置为根据输入电压为基准模块2提供静态偏置电流。

如图2所示，偏置模块5包括第五PMOS管MP5、第五NMOS管MN5和第八NMOS管MN5。

第五PMOS管MP5的源极与电压输入端电连接，第五PMOS管MP5的漏极分别与第五NMOS管MN5的漏极、第五NMOS管MN5的栅极和反馈模块电连接，第五NMOS管MN5的源极分别与第八NMOS管MN5的漏极和第八NMOS管MN5的栅极电连接，第八NMOS管MN5的源极接地。

在本申请实施例中，第五PMOS管MP5、第五NMOS管MN5和第八NMOS管MN5根据输入电压获得静态偏置电压，并分别提供给第六NMOS管MN6的栅极和第七NMOS管MN7的栅极，从而使基准模块可以正常工作。

如图3所示，示例性地，降压电路100还包括启动模块6。

启动模块6分别与电压输入端、降压模块1和反馈模3电连接。

启动模块6，被配置为启动降压模块1和反馈模块3。

启动模块6包括第四PMOS管MP4、第六PMOS管MP6、第七电阻R7、第九NMOS管MN9、第十NMOS管MN10。

第四PMOS管MP4的源极与电压输入端电连接，第四PMOS管MP4的漏极分别与第四PMOS管MP4的栅极和降压模块电连接，第六PMOS管MP6的源极与电压输入端电连接，第六PMOS管MP6的漏极分别与第六PMOS管MP6的栅极和第七电阻R7的一端电连接，第七电阻R7的另一端分别与第十NMOS管MN10的漏极、第十NMOS管MN10的栅极和第九NMOS管MN9的栅极电连接，第九NMOS管MN9的漏极与反馈模块电连接，第九NMOS管MN9的源极和第十NMOS管MN10的源极均接地。

在本申请实施例中，当输入电压VIN上电之前，整个降压电路处于关死状态，当输入电压VIN进行上电之后，第四PMOS管MP4导通，从而向降压模块(第一PMOS管MP1的栅极)输入导通电压。同时由第六PMOS管MP6、第七电阻R7、第十NMOS管MN10构成的支路导通，随之第九PMOS管MP9也导通，将第三三极管Q3的集电极的电位下拉，使反馈模块导通，从而会使整个降压电路均进入导通工作状态，有效防止整个降压电路无法正常启动而进入死区的情况。

如图3所示，示例性地，降压电路100还包括启动反馈模块7。

启动反馈模块7分别与启动模块6和电压输出端电连接。

启动反馈模块7，被配置为当降压模块3正常工作后，关闭启动模块6。

如图2所示，启动反馈模块7包括第七PMOS管MP7、第四NMOS管MN4和第十一NMOS管MN11。

第七PMOS管MP7的源极与电压输出端电连接，第七PMOS管MP7的漏极分别与第七PMOS管MP7的栅极、第四NMOS管MN4的漏极和第十一NMOS管MN11的栅极电连接，第四NMOS管MN4的栅极与电压输出端电连接，第四NMOS管MN4的源极和第十一NMOS管MN11的源极均接地。

在本申请实施例中，当芯片正常工作，电压输出端输出稳定的输出电压时，第七PMOS管MP7管的与第四NMOS管MN4管组成分压电路，控制第十一NMOS管MN11导通，从而使流过第七电阻R7的电流全部流入第十一NMOS管MN11的漏极，第十NMOS管MN10不再有电流通过，进而导致第九NMOS管MN9不再向第六NMOS管MN6管的源极抽取电流，关断启动模块，使启动模块不影响降压电路中其他模块的工作。

图4为本申请实施例提供的降压电路的输入-输出波形示意图，如图4所示，本申请的降压电路不仅能够适用于3.6V～20V的宽电压输入范围，而且能够产生2.6V的稳定电压输出，从而可以广泛应用于对输入范围要求较宽的电路或者芯片中。

图5为本申请实施例提供的降压电路的电源抑制比波形示意图，如图5所示，本申请的降压电路在输入电压为低频时的电源抑制比可以达到-80db以上，在输入电压为1MHz的频率处的电源抑制比也可以达到-30db左右，因此该降压电路还具有优异的电源抑制比。

图6为本申请实施例提供的降压电路的输出温度曲线示意图，如图6所示，本申请的降压电路在温度-55℃～125℃变化时，该降压电路的输出电压波动只有25mV左右，因此该降压电路还具有良好的温度系数。

在本申请实施例中，通过降压模块对宽范围的输入电压进行降压，通过基准模块对电子芯片内的温度影响进行消除，通过反馈模块对输出电压进行采样，并根据采样结果反馈控制降压模块，防止输出电压偏离预设的电压值，从而得到宽输入范围、低温漂、高电源抑制比的输出电压。同时，本申请还具有启动模块和偏置模块，在正常上电时，不会导致整个降压电路无法启动从而工作在死区；因此该降压电路具有非常高的可靠性。另外，本申请的降压电路在与传统降压电路相比，无需运算放大器对电路中的电位进行钳位或者反馈，从而使电路结构更加简单，版图面积更小，实用性更强，应用范围更广。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述实施例中的对应过程，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的降压电路，可以通过其它的方式实现。例如，以上所描述的降压电路实施例仅仅是示意性的，例如，模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些多接口系统，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种降压电路，其特征在于，包括电压输入端、电压输出端、降压模块、基准模块和反馈模块；

所述降压模块分别与所述电压输入端和所述电压输出端电连接，所述降压模块还分别与所述基准模块和所述反馈模块电连接，所述基准模块分别与所述反馈模块和所述电压输出端电连接；

所述降压模块，被配置为根据输入电压获取控制电压，并根据所述控制电压将所述输入电压进行降压得到输出电压；

所述基准模块，被配置为根据温度系数降低温度对所述输出电压的影响得到基准电压；

所述反馈模块，被配置为对所述基准电压进行采样得到采样电压，并根据所述采样电压调整所述控制电压。

2.如权利要求1所述的降压电路，其特征在于，所述降压模块包括第一PMOS管；

所述第一PMOS管的栅极与所述电压输入端和所述反馈模块电连接，所述第一PMOS管的源极与所述电压输入端电连接，所述第一PMOS管的漏极与所述基准模块和所述电压输出端电连接。

3.如权利要求2所述的降压电路，其特征在于，所述基准模块包括第一三极管、第二三极管、第五三极管、第一电阻、第二电阻、第三电阻和第六电阻；

所述第一三极管的发射极接地，所述第一三极管的基极与所述第二三极管的基极电连接，所述第一三极管的集电极与所述第一电阻的一端电连接；所述第二三极管的发射极与所述第六电阻的一端电连接，所述第六电阻的另一端接地；所述第二三极管的基极分别与所述第二三极管的集电极和所述第二电阻的一端电连接，所述第一电阻的另一端分别与所述第二电阻的另一端和所述第五三极管的发射极电连接，所述第五三极管的基极分别与所述第五三极管的集电极和所述第三电阻的一端电连接，所述第三电阻的另一端分别与所述第一PMOS管的漏极和所述电压输出端电连接。

4.如权利要求3所述的降压电路，其特征在于，所述反馈模块包括第三三极管、第六NMOS管和第四电阻；

所述第三三极管的发射极接地，所述第三三极管的基极与所述第一三极管的集电极电连接，所述第三三极管的集电极与所述第六NMOS管的源极电连接，所述第六NMOS管的漏极与所述第四电阻的一端电连接，所述第四电阻的另一端与所述第一PMOS管的栅极电连接。

5.如权利要求4所述的降压电路，其特征在于，所述降压模块还包括第二PMOS管和第三PMOS管；

所述第二PMOS管的源极和所述第三PMOS管的源极均与所述电压输入端电连接，所述第二PMOS管的栅极与所述第三PMOS管的栅极电连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极电连接，所述第三PMOS管的漏极与所述第三PMOS管的栅极电连接。

6.如权利要求5所述的降压电路，其特征在于，所述反馈模块还包括第四三极管、第七NMOS管和第五电阻；

所述第四三极管的发射极接地，所述第四三极管的基极与所述第二三极管的集电极电连接，所述第四三极管的集电极与所述第七NMOS管的源极电连接，所述第七NMOS管的漏极与所述第五电阻的一端电连接，所述第五电阻的另一端与所述第三PMOS管的栅极电连接。

7.如权利要求4所述的降压电路，其特征在于，所述降压电路还包括反馈补偿模块；

所述反馈补偿模块分别与所述反馈模块和所述电压输入端电连接；

所述反馈补偿模块，被配置为根据所述输入电压和所述输出电压对所述反馈模块进行补偿，防止电压过大损坏所述反馈模块；

所述反馈补偿模块包括第一电容、第二电容和第八电阻；

所述第一电容的一端与所述第六NMOS管的源极电连接，所述第一电容的另一端与所述第一PMOS管的漏极电连接；所述第二电容的一端与所述第一PMOS管的栅极电连接，所述第二电容的另一端与所述第八电阻的一端电连接，所述第八电阻的另一端与所述电压输入端电连接。

8.如权利要求1-4任一项所述的降压电路，其特征在于，所述降压电路还包括偏置模块；

所述偏置模块分别与所述电压输入端和所述基准模块电连接；

所述偏置模块，被配置为根据所述输入电压为所述基准模块提供静态偏置电流；

所述偏置模块包括第五PMOS管、第五NMOS管和第八NMOS管；

所述第五PMOS管的源极与所述电压输入端电连接，所述第五PMOS管的漏极分别与所述第五NMOS管的漏极、所述第五NMOS管的栅极和所述反馈模块电连接，所述第五NMOS管的源极分别与所述第八NMOS管的漏极和所述第八NMOS管的栅极电连接，所述第八NMOS管的源极接地。

9.如权利要求1-4任一项所述的降压电路，其特征在于，所述降压电路还包括启动模块；

所述启动模块分别与所述电压输入端、所述降压模块和所述反馈模块电连接；

所述启动模块，被配置为启动所述降压模块和所述反馈模块；

所述启动模块包括第四PMOS管、第六PMOS管、第七电阻、第九NMOS管、第十NMOS管；

所述第四PMOS管的源极与所述电压输入端电连接，所述第四PMOS管的漏极分别与所述第四PMOS管的栅极和所述降压模块电连接，所述第六PMOS管的源极与所述电压输入端电连接，所述第六PMOS管的漏极分别与所述第六PMOS管的栅极和所述第七电阻的一端电连接，所述第七电阻的另一端分别与所述第十NMOS管的漏极、所述第十NMOS管的栅极和所述第九NMOS管的栅极电连接，所述第九NMOS管的漏极与所述反馈模块电连接，所述第九NMOS管的源极和所述第十NMOS管的源极均接地。

10.如权利要求9所述的降压电路，其特征在于，所述降压电路还包括启动反馈模块；

所述启动反馈模块分别与所述启动模块和所述电压输出端电连接；

所述启动反馈模块，被配置为当所述降压模块正常工作后，关闭所述启动模块；

所述启动反馈模块包括第七PMOS管、第四NMOS管和第十一NMOS管；

所述第七PMOS管的源极与所述电压输出端电连接，所述第七PMOS管的漏极分别与所述第七PMOS管的栅极、所述第四NMOS管的漏极和所述第十一NMOS管的栅极电连接，所述第四NMOS管的栅极与所述电压输出端电连接，所述第四NMOS管的源极和所述第十一NMOS管的源极均接地。

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