CN115310401A - 一种集成电路版图满足交叉对称模拟约束的布线方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 238000004088 simulation Methods 0.000 title claims abstract description 25
- 230000008569 process Effects 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 29
- 238000007689 inspection Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 claims abstract description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000001502 supplementing effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
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Abstract
本发明提供一种集成电路版图满足交叉对称模拟约束的布线方法,包括以下步骤:1)从版图数据和工艺中读取待布线图形和工艺约束,所述待布线图形和工艺约束,包括,各布线层金属的最小宽度和最小间距;2)进行交叉对称检查及可布线性检查;3)根据布线图形和工艺约束生成布线主干;4)在布线主干上生成从引脚金属图形到布线主干的连接点;5)根据连接点生成布线路径中的关键点链;6)根据关键点链生成布线结果。本发明可以在满足DRC的前提下,充分利用布线空间完成交叉对称布线。
Description
技术领域
本发明涉及EDA设计技术领域,具体涉及一种集成电路版图满足交叉对称模拟约束的布线方法。
背景技术
由于芯片规模的增大和工艺需求的增加,EDA工具成了芯片设计领域必不可少的辅助工具。由于模拟电路设计中广泛使用差分电路结构,在版图设计时对应器件也需要尽可能地对称,使其所处环境基本相同,以减小由于寄生效应不同导致的失配问题影响电路性能;互连寄生是的寄生效应的一种,互连线自身存在电阻,互连线与互连线之间、互连线与有源器件之间的还会产生寄生电容,因此若互连线不是对称的,同样会导致失配的产生,因此,在布线时也应考虑互连线的对称性。
交叉对称是一种对称规则,为了使有源器件所处环境相似,器件常常被摆放成交叉对称的形式,其连线必然产生交叉,传统的迷宫布线算法并不考虑交叉对称,因此需要涉及算法以支持交叉对称约束。
发明内容
为了解决现有技术存在的不足,本发明的目的在于提供一种集成电路版图满足交叉对称模拟约束的布线方法,在满足DRC的前提下,充分利用布线空间完成交叉对称布线。
为实现上述目的,本发明提供的集成电路版图满足交叉对称模拟约束的布线方法,包括以下步骤:
1)从版图数据和工艺中读取待布线图形和工艺约束,所述待布线图形和工艺约束,包括,各布线层金属的最小宽度和最小间距;
2)进行交叉对称检查及可布线性检查;
3)根据布线图形和工艺约束生成布线主干;
4)在布线主干上生成从引脚金属图形到布线主干的连接点;
5)根据连接点生成布线路径中的关键点链;
6)根据关键点链生成布线结果。
进一步地,所述待布线图形和工艺约束,使得待布线图形满足没有设计规则违例的交叉对称布线约束。
进一步地,所述步骤2)中的交叉对称检查的规则为:交叉对称线网对的所有图形是关于某一点是中心对称且关于一个对称轴轴对称的,其中,
所述中心对称指的是,其中一个线网的引脚金属图形沿某一点旋转180度后,与另一个线网引脚金属图形重合;
所述轴对称指的是,其中一个线网沿对称轴翻转后与另一个线网引脚金属图形重合。
进一步地,所述步骤4)通过直接做垂线求交点的方式,在布线主干上生成从引脚金属图形到布线主干的连接点。
进一步地,所述步骤5)进一步包括,将连接点按坐标顺序收集起来,对于连续的共线点链仅保留两个端点,并根据层分配规则确定每个点金属层。
进一步地,所述步骤6)进一步包括,在生成布线结果时,首先生成一侧,另一侧按照对称的特性生成。
更进一步地,定义位于对称轴同侧多个相邻的待布线图形为一个广义引脚,广义引脚内部在满足设计规则约束的前提下尽可能增加通孔数量。
为实现上述目的,本发明还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的程序,所述处理器运行所述程序时执行上述的集成电路版图满足交叉对称模拟约束的布线方法的步骤。
为实现上述目的,本发明还提供一种计算机可读存储介质,其上存储有计算机指令,所述计算机指令运行时执行上述的集成电路版图满足交叉对称模拟约束的布线方法的步骤。
本发明的一种集成电路版图满足交叉对称模拟约束的布线方法,与现有技术相比具有如下有益效果:
(1)布线结果不违反设计规则约束,支持交叉对称布线,满足模拟版图设计需求;
(2)布线时首先生成布线主干,使引脚在主干上生成连接点,根据交叉对称类型在连接点中补充点,然后对共线点进行压缩,获取布线点链,布线速度快;
(3)引入广义引脚定义,广义引脚能够减少交叉对称所需检查图形的数量;
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分地从说明书中变得显而易见,或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,并与本发明的实施例一起,用于解释本发明,并不构成对本发明的限制。在附图中:
图1为根据本发明的集成电路版图满足交叉对称模拟约束的布线方法流程图;
图2为根据本发明的满足要求的待布线交叉对称引脚示意图;
图3为根据本发明的根据引脚生成布线主干的示意图;
图4为根据本发明的生成布线路径中关键点链的示意图;
图5为根据本发明的生成布线结果的示意图。
具体实施方式
下面将参照附图更详细地描述本发明的实施例。虽然附图中显示了本发明的某些实施例,然而应当理解的是,本发明可以通过各种形式来实现,而且不应该被解释为限于这里阐述的实施例,相反提供这些实施例是为了更加透彻和完整地理解本发明。应当理解的是,本发明的附图及实施例仅用于示例性作用,并非用于限制本发明的保护范围。
应当理解,本发明的方法实施方式中记载的各个步骤可以按照不同的顺序执行,和/或并行执行。此外,方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本发明的范围在此方面不受限制。
本文使用的术语“包括”及其变形是开放性包括,即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”;术语“另一实施例”表示“至少一个另外的实施例”;术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意,本发明中提及的“一个”、“多个”的修饰是示意性而非限制性的,本领域技术人员应当理解,除非在上下文另有明确指出,否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
下面,将参考附图详细地说明本发明的实施例。
实施例1
图1为根据本发明的集成电路版图满足交叉对称模拟约束的布线方法流程图,下面将参考图1,对本发明的集成电路版图满足交叉对称模拟约束的布线方法进行详细描述。
在步骤101,读取待布线图形和工艺约束。
本发明实施例中,从版图数据和工艺中读取待布线图形和工艺约束,其中,待布线图形和工艺约束包括,各布线层金属的最小宽度(MinWidth)和最小间距(MinSpacing)。
待布线图形需满足交叉对称。
读入工艺约束后根据工艺约束计算待布线图形间的间距是否可以满足没有设计规则违例的交叉对称布线,若不满足则不进行布线。
在步骤102,进行交叉对称检查及可布线性检查。
本发明实施例中,交叉对称检查的规则为:交叉对称线网对的所有图形是关于某一点是中心对称且关于一个对称轴轴对称的,其中,中心对称即其中一个线网的引脚金属图形沿该点旋转180度后,与另一个线网引脚金属图形重合;轴对称即其中一个线网沿对称轴翻转后与另一个线网引脚金属图形重合。
在步骤103,根据布线图形和工艺约束生成布线主干。
本发明实施例中,根据布线图形以及工艺约束可以生成布线主干,并可在主干上生成连接点。布线主干能够保证在以布线主干为中心,根据工艺约束确定宽度的金属走线不会导致设计规则违例。
需要指出的是,主干连接拓扑结构是布线拓扑结构的一种,布线拓扑结构包括MST模式(即最小线长拓扑结构)、主干连接拓扑结构(即给定一个主干,所有的引脚都向主干做连接布线)、模式布线拓扑结构(如L型、I型、Z型等)等等。
在步骤104,在布线主干上生成从引脚金属图形到布线主干的连接点。
本发明实施例中,通过直接做垂线求交点的方式,在布线主干上生成从引脚金属图形到布线主干的连接点。
在步骤105,根据连接点生成布线路径中的关键点链。
本发明实施例中,将连接点按坐标顺序收集起来,对于连续的共线点链仅保留两个端点,并根据层分配规则确定每个点金属层,其中层分配规则是指一条布线路径在移动到另一条主干上的时候,要进行换层,根据这个原则,确定点链上的每个点的金属层。
在步骤106,根据关键点链生成布线结果。
本发明实施例中,在生成布线结果时,首先生成一侧,另一侧按照对称的特性生成。
此外,定义位于对称轴同侧多个相邻的待布线图形(引脚)为一个广义引脚,广义引脚能够减少交叉对称所需检查图形的数量,广义引脚内部会在满足设计规则约束的前提下尽可能增加通孔数量以降低互连线的寄生电阻并提高可靠性。
实施例2
下面具体的布线示例来对本发明的方法进行进一步说明。
根据步骤101,从版图数据和工艺读取待布线图形和工艺约束。
根据步骤102,进行交叉对称检查及可布线性检查,本示例中的引脚关系如图2所示,图2中标有net关系的即为待连接图形,具有相同的名称的引脚需要实现net连接。
然后读入工艺约束,并根据工艺约束计算待布线图形间的间距是否可以满足没有设计规则违例的交叉对称布线,若不满足则不进行布线,本示例中,图2中的待布线交叉引脚关系满足交叉对称布线要求,可以进行布线。
根据步骤103,根据布线图形和工艺约束生成布线主干,并可在布线主干上生成连接点,如图3所示,图3中两行虚线指示为布线主干,布线主干能够保证在以布线主干为中心,根据工艺约束确定宽度的金属走线不会导致设计规则违例。
根据步骤104和步骤105,在布线主干上生成从金属到布线主干的连接点以及根据连接点生成布线路径中的关键点链。
根据连接点可得到主要布线路径,需要根据不同布线特点进行补点,补点后对点链进行简化,仅保留多个共线点的首位点,于是得到关键点链。之后对关键点链进行层分配,并在需要换层的点之间添加换层点,如图4所示。
根据步骤106,根据关键点链生成布线结果。
根据上一步中得到的关键点链,即可生成布线结果。
特别的,为避免设计规则违例,选取金属线宽为当前层通孔金属所需宽度,并在换层处尽可能使用更多通孔。当一个布线结果生成后,即可根据交叉对称的性质为另一个线网生成布线结果,结果如图5所示。
实施例3
本发明实施例还提供了一种电子设备,包括存储器和处理器,存储器上储存有在处理器上运行的程序,处理器运行所述程序时执行上述集成电路版图满足交叉对称模拟约束的布线方法的步骤。
实施例4
本发明实施例还提供了一种计算机可读存储介质,其上存储有计算机指令,所述计算机指令运行时执行上述的集成电路版图满足交叉对称模拟约束的布线方法的步骤,所述集成电路版图满足交叉对称模拟约束的布线方法参见前述部分的介绍,不再赘述。
本领域普通技术人员可以理解:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例记载的技术方案进行修改,或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (9)
1.一种集成电路版图满足交叉对称模拟约束的布线方法,包括以下步骤:
1)从版图数据和工艺中读取待布线图形和工艺约束,所述待布线图形和工艺约束,包括,各布线层金属的最小宽度和最小间距;
2)进行交叉对称检查及可布线性检查;
3)根据布线图形和工艺约束生成布线主干;
4)在布线主干上生成从引脚金属图形到布线主干的连接点;
5)根据连接点生成布线路径中的关键点链;
6)根据关键点链生成布线结果。
2.根据权利要求1所述的集成电路版图满足交叉对称模拟约束的布线方法,其特征在于,所述待布线图形和工艺约束,使得待布线图形满足没有设计规则违例的交叉对称布线约束。
3.根据权利要求1所述的集成电路版图满足交叉对称模拟约束的布线方法,其特征在于,所述步骤2)中的交叉对称检查的规则为:交叉对称线网对的所有图形是关于某一点是中心对称且关于一个对称轴轴对称的,其中,
所述中心对称指的是,其中一个线网的引脚金属图形沿某一点旋转180度后,与另一个线网引脚金属图形重合;
所述轴对称指的是,其中一个线网沿对称轴翻转后与另一个线网引脚金属图形重合。
4.根据权利要求1所述的集成电路版图满足交叉对称模拟约束的布线方法,其特征在于,所述步骤4)通过直接做垂线求交点的方式,在布线主干上生成从引脚金属图形到布线主干的连接点。
5.根据权利要求1所述的集成电路版图满足交叉对称模拟约束的布线方法,其特征在于,所述步骤5)进一步包括,将连接点按坐标顺序收集起来,对于连续的共线点链仅保留两个端点,并根据层分配规则确定每个点金属层。
6.根据权利要求1所述的集成电路版图满足交叉对称模拟约束的布线方法,其特征在于,所述步骤6)进一步包括,在生成布线结果时,首先生成一侧,另一侧按照对称的特性生成。
7.根据权利要求6所述的集成电路版图满足交叉对称模拟约束的布线方法,其特征在于,定义位于对称轴同侧多个相邻的待布线图形为一个广义引脚,广义引脚内部在满足设计规则约束的前提下尽可能增加通孔数量。
8.一种电子设备,其特征在于,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的程序,所述处理器运行所述程序时执行权利要求1-7任一项所述的集成电路版图满足交叉对称模拟约束的布线方法的步骤。
9.一种计算机可读存储介质,其上存储有计算机指令,其特征在于,所述计算机指令运行时执行权利要求1-7任一项所述的集成电路版图满足交叉对称模拟约束的布线方法的步骤。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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