CN115268246B - 基于片上存储的共享型阵列时间数字转换器 - Google Patents
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Abstract
本发明公开了一种基于片上存储的共享型阵列时间数字转换器，该阵列时间数字转换器包括内置SRAM单元与读写通路的宏像素电路、时序控制电路、同步信号电路、并转串数据接口电路；其中：时序控制电路产生的数据传输开始标志与结束标志接同步信号电路，时序控制电路产生的数据传输窗口信号接并转串数据接口电路，宏像素电路的像素阵列系统的输出端接并转串数据接口电路；全局信号包括使能信号EN、复位信号RESET、TDC高频时钟信号HCK1、HCK2通过对称H‑Tree型分布网络接入整个像素阵列系统的各个宏像素之中；保证有效数据以及精度一致的前提下，片上存储技术能够缓解数据读出时间对读出电路高帧频的限制，降低读出电路的面积与功耗。
Description
技术领域
本发明涉及一种基于片上存储的共享型阵列时间数字转换器，尤其应用于随阵列规模扩大，数据量激增的电路系统当中，属于时间数字转换器电路设计的技术领域。
背景技术
时间数字转换器(Time-to-Digital Converter,TDC)凭借低复杂度、宽动态范围、强鲁棒性等特点，广泛应用在三维智能感知、自主导航、工业检测、激光雷达、医用探测等现代热门领域，而多样化的应用场景则针对TDC的数据传输速度、功耗、面积等方面提出了更高要求。
传统架构中的TDC内置于像素单元中，当触发海量有效光子事件时，一方面大部分像素单元都处于工作状态，消耗较大功耗，另一方面是大规模的数据吞吐量，需要增加相应的电路处理单元，高速传输与低功耗低面积消耗间的矛盾，限制了阵列TDC的大规模拓展。由于静态随机存取存储器(Static Random-Access Memory，SRAM)具有高速、低功耗的特性，且只要保持通电，储存的数据就可以恒常保持。所以本设计基于SRAM的优势，考虑进一步减小面积与功耗，提出基于片上存储的共享型阵列时间-数字转换器，以获取高速数据传输能力；其中，片上存储仅通过六个晶体管实现数据锁存。
基于片上存储的共享型阵列TDC，在应对大规模数据传输时能拥有较好的性能，同时一定程度地降低功耗与面积，对阵列TDC大像素规模的进一步扩展具有重要意义。
发明内容
技术问题：为了克服海量有效光子事件对阵列TDC大像素规模、性能与功耗的限制，本发明提供了一种基于片上存储的共享型阵列时间数字转换器，相比传统的阵列TDC结构，在保证帧频一致性的前提下，极大的降低了数据读出时间，以及整体面积消耗与平均功耗。
技术方案：为实现上述目的，本发明提供了一种基于片上存储的共享型阵列时间-数字转换器，该阵列时间数字转换器包括内置SRAM单元与读写通路的宏像素电路、时序控制电路、同步信号电路、并转串数据接口电路；其中：
时序控制电路产生的数据传输开始标志与结束标志接同步信号电路，时序控制电路产生的数据传输窗口信号接并转串数据接口电路，宏像素电路的像素阵列系统的输出端接并转串数据接口电路；全局信号包括使能信号EN、复位信号RESET、TDC高频时钟信号HCK1、HCK2通过对称H-Tree型分布网络接入整个像素阵列系统的各个宏像素之中。
所述宏像素电路，由静态随机存取存储器SRAM、存储器写入读出通路、4*4像素单元、两段式TDC共同构成像素阵列中的一个宏像素；每个像素单元包括淬灭电路和有限状态机；存储器写入通路包括仲裁电路、地址编码电路、数据锁存电路和延迟复位电路；存储器读出通路包括累加器、模12计数器；并串数据接口电路包括12位移位寄存器和多路选择器。
所述的宏像素电路，在片上存储数据写入阶段，当使能信号EN有效期间内检测到触发信号时，由两段式TDC完成时间间隔量化并锁存，有限状态机光子记录回波次数，并通过存储器写入通路判断保留最先到达的光子信号，写时钟到达后数据写入SRAM。
所述的宏像素电路，在片上存储数据读出阶段，所述的时序控制电路通过在不同时间段对数据端口的控制，遍历SRAM中各存储单元的地址，并按地址顺序读出量化数据；同步信号电路产生与输出数据相对应的标志信号，保证数据读出的准确性，最后由移位寄存器完成数据的并串转换，并通过多路选择器对输出端口进行分时复用，将TDC量化数据按照顺序串行读出。
所述的宏像素电路中，每个像素的有限状态机在检测到第一次光子事件后，在检测到DTOF信号后将地址总线A<0>地址置1，确保所述A<0>地址变化不影响当前数据写入地址；所述的DTOF信号，由存储器写入通路中的延迟复位电路，判断处理仲裁电路中保留的光子事件后产生；所述有限状态机通过Q1信号表征当前检测到的回波次数，存储器写入通路的仲裁电路保留先到达的光子事件信息，判断小于5ns的两次光子事件为光子事件冲突，并舍弃后到达的光子事件。
所述的存储器写入通路的仲裁电路，检测每个像素所述的REQ信号，由仲裁电路的Decision Maker模块两两比较，最终仲裁出最先到达的光子时间信号并输入至延迟复位电路，产生DTOF和DTOF_DELAY信号，同时所述存储器写入通路中的地址编码电路产生对应像素的地址，当两段式TDC锁存的数据检测到DTOF_DELAY信号时，数据将统一接入到SRAM中。
所述宏像素电路中，存储器读出通路通过一个5位同步计数器实现地址累加功能，遍历SRAM中各存储单元地址，在时序控制电路的协调下，12位移位寄存器和多路选择器分时复用，完成数据的并行读取和串行输出。
所述宏像素电路中，存储器读出具体为：所述的时序控制电路由数据读出时钟LCK驱动的计数器加上定时控制逻辑组成，通过在不同的时间段使能不同的控制信号，使得数据按照预先设定好的顺序统一有序读出；每当计数器计数到定时逻辑对应的一个计数值时，定时逻辑就会产生相应的窄脉冲信号驱动和复位对应的D触发器，形成相应的时间窗口区间，用来对应数据读出和处理，最终结果表现为所述LCK信号分成八段使能处理，得到LCK_AND_TPi信号，依次对八个存储器进行控制；存储器读出电路中，当模12计数器产生的读信号CLKA拉高时，存储器中的数据更新至所述并转串数据接口电路中的多路选择器，模12计数器产生的另一个周期电平SEL，用于控制所述并转串数据接口电路中的多路选择器，在检测到LCK_AND_TPi后，将存储器中的数据输送至并转串数据接口电路中的12位移位寄存器，传输结束后，所述12位移位寄存器进入移位模式，在时钟的驱动下将并行数据转化为串行数据输出。
所述的同步信号电路主要提供对串行输出数据进行识别的标志信号，该电路主要产生与输出数据相对应的字信号WORD以及位信号BIT三个同步信号，结合数据输出DATA_OUT，便于后续数据处理；位信号BIT与字信号WORD的对应关系取决于要读出的数据的位数。
所述的并转串数据接口电路接收到时序控制电路产生的数据传输窗口信号TPi后，通过和时钟LCK信号进行与操作产生数据传输时钟信号LCK_AND_TPi，该信号在对应设定的数据传输窗口TPi脉宽高电平内有效，此时对应路径上的数据正常传输；而在数据传输窗口TPi脉宽高电平外低频时钟被屏蔽，数据传输被禁止；并转串数据接口电路在对应的LCK_AND_TPi信号的控制下完成数据的串行输出。
有益效果：本发明提供的一种基于片上存储的共享型阵列时间数字转换器，与现有技术相比，具有如下技术效果：
1.本发明应用于大规模数据存储与传输的TDC阵列电路当中，针对SRAM完成量化数据的存储与读取操作，在时序控制电路的协调下，并转串数据接口电路分时复用，按特定周期顺序串行输出数据。相对于传统方案中，TDC数据传输速率受功耗限制，且量化数据锁存在二十四个晶体管组成的寄存器内；本发明所述方案中，结合了SRAM高速数据传输能力、低功耗的特性，同时片上存储仅通过六个晶体管实现量化数据的锁存，因此与传统方案相比，在保证帧频、数据吞吐量一致性的前提下，本发明所述方案能极大的降低了数据读出时间，以及数据读出功耗。
2.本发明应用于大规模数据存储与传输的TDC阵列电路当中，SRAM的写入与读出通路保证了数据传输的建立时间与保持时间，且SRAM只要保持通电，储存的数据就可以恒常保持，因此在一定程度增加了数据存储时间的长度，减少数据漏电丢失、建立保持时间不足的概率，提高数据处理的可靠性与准确性。同时基于片上存储的阵列TDC辅以共享结构，在面临多光子事件时，能自主仲裁并输出发生光子事件像素的地址，减少所使用的TDC数量，进一步降低数据读出功耗与面积消耗。
附图说明
图1为本发明提供的一种基于片上存储的共享型阵列时间-数字转换器的结构示意图；其中有：读出同步信号产生电路SYNC、时序控制电路Timing Control、同步信号电路、宏像素电路、并串数据接口电路；
图2为宏像素中写入通路结构与时序图；
图3为宏像素中读出通路结构图；
图4为时序控制电路Timing Control结构图；
图5为同步信号电路SYNC结构图；
图6为并转串数据接口电路结构图；
图7是读出通路的模12计数器电路结构图；
图8是本发明的基于片上存储的共享型阵列时间-数字转换器的工作时序。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示，为本发明提供的一种基于片上存储的共享型阵列时间-数字转换器的结构示意图，整体电路包括内置SRAM单元与读写通路的宏像素电路、时序控制电路、同步信号电路、并转串数据接口电路；其中：
时序控制电路产生的数据传输开始标志与结束标志接同步信号电路，时序控制电路产生的数据传输窗口信号接并转串数据接口电路，宏像素电路的像素阵列系统的输出端接并转串数据接口电路；全局信号包括使能信号EN、复位信号RESET、TDC高频时钟信号HCK1、HCK2通过对称H-Tree型分布网络接入整个像素阵列系统的各个宏像素之中。所述宏像素电路，由静态随机存取存储器SRAM、存储器写入读出通路、4*4像素单元、两段式TDC共同构成像素阵列中的一个宏像素；每个像素单元包括淬灭电路和有限状态机；存储器写入通路包括仲裁电路、地址编码电路、数据锁存电路和延迟复位电路；存储器读出通路包括累加器、模12计数器；并串数据接口电路包括12位移位寄存器和多路选择器。
其中：32行×32列像素阵列包括8个8行×16列像素阵列块，每个8行×16列像素阵列块由4个宏像素和并串转换电路组成，并串转换电路由12位移位寄存器和多路选择器构成。200MHz的LCK信号由Timing Control产生，作为SYNC的输入产生不同的同步信号电路，重新交由Timing Control处理为32行×32列像素阵列的控制信号，同时全局信号包括使能信号EN、复位信号RESET、800MHz的TDC时钟由对称H-Tree型分布网络接入整个阵列的各个像素之中。8行×16列像素阵列块中不同的单像素在检测到光子事件后，经由宏像素中的写入通路仲裁处理对应像素的地址，同时产生写入时钟，控制两段式TDC的量化数据写入静态随机存取存储器SRAM当中；当数据输出阶段时，宏像素中的读出通路在读时钟的控制下将数据从SRAM读取出来，由总线传输至并串转换电路，完成数据的顺序输出。
本发明的基于片上存储的共享型阵列时间-数字转换器为：片上存储数据写入阶段，所述的宏像素电路中，在使能信号EN有效期间内检测到触发信号时，由两段式TDC完成时间间隔量化并锁存数据，有限状态机记录光子回波次数，通过存储器写入通路判断保留最先到达的光子事件并将量化结果写入SRAM。在片上存储数据读出阶段，所述的时序控制电路通过在不同时间段对数据端口的控制，对SRAM中各存储单元的地址进行遍历，并按地址顺序读出量化数据；同步信号电路产生与输出数据相对应的标志信号，保证数据读出的准确性，最后通过所述的并转串数据接口电路，将TDC量化数据按照顺序串行读出。
图2所示为宏像素中写入通路结构与时序图，单像素检测到光子事件后，DecisionMaker模块对每两个REQi信号比较并锁存结果，仲裁出最先到达的光子信号，直至全部的REQi信号比较结束，输出QOUT信号作为写入时钟。为了保证仲裁结果的准确性，需要在每次仲裁完成之后对Decision Maker复位操作，同时产生DTOF_DELAY信号，用于将图1中TDC锁存的数据统一接入到SRAM当中。
图3宏像素中的读出通路的具体功能为：SEL信号作为5位同步计数器的时钟，产生SRAM中存储单元的地址，按周期从地址中输出数据到12位移位寄存器当中，LCK_AND_TPi信号控制寄存器将数据输出传输至多路选择器，SEL信号控制寄存器从SRAM中接受数据。具体工作过程为：CLKA信号有效时，将完成一次片上存储数据的更新与读取，当SEL信号拉高时，LCK_AND_TPi信号通过多路选择器从存储器中读取一次数据，传输至12位移位寄存器，传输结束后，12位移位寄存器进入移位模式，在时钟的驱动下将并行数据转化为串行数据读出；所述的LCK_AND_TPi是图1中时序控制电路Timing Control所产生的，在由读出同步信号产生电路SYNC处理后重新输入时序控制电路Timing Control，对LCK信号进行分段使能处理，分别得到LCK_AND_TP0～LCK_AND_TP7，依次对八个存储器进行控制。
图4所示的时序控制电路Timing Control通过在不同的时间段使能不同的控制信号，使得数据按照预先设定好的顺序统一有序读出。时序控制电路由数据读出时钟LCK驱动的计数器加上定时控制逻辑组成，采用二进制异步加法器对数据读出时钟LCK周期进行计数，再利用定时逻辑产生相应的数据传输窗口TPi(i＝0,1,2..N)对阵列进行行选控制，随后将TPi信号进一步处理，来驱动各像素子阵列中地址数据和TDC量化数据在对应TPi信号高电平脉宽内按照既定顺序读出。以8×8系统阵列为例，采用4路并行读出方式，将8×8阵列分为4个8×2的子阵列，每个子阵列共16个像素共用一个数据输出I/O口进行数据传输。而在每个8×2子阵列中，每行数据通过行选控制和并转串输出接口电路，将2行并行数据串行输出，并且此种读出方式总是会先读出靠近输出引脚的像素的数据。具体工作流程如下：每当计数器计数到定时逻辑对应的一个计数值时，定时逻辑就会产生相应的窄脉冲信号驱动和复位相应的D触发器，形成的时间窗口区间即为TP0～TP1、TP1～TP2…TP6～TP7。该计数值限制了系统的工作时间，系统在0～TP0区间内需完成电路复位、触发信号检测、计数等操作。时间窗口区间TP0～TP1和TP1～TP2分别为读出第一行地址信息和第一行TDC量化数据的时间窗口，TP1～TP2窗口区间完成一行像素中检测到触发信号的像素点数据传输操作。TP2～TP3和TP3～TP4的窗口区间分别和TP0～TP1、TP1～TP2相同，用来读出第二行像素的对应数据，其余窗口区间功能类似。FRAME信号用于标志帧内数据读出阶段，CENB信号标志写使能有效，CENA信号标志读使能有效。
图5为同步信号电路SYNC结构图，主要提供对串行输出数据进行识别的标志信号。该模块产生与输出数据相对应的字信号(WORD)以及位信号(BIT)三个同步信号，结合数据输出(DATA_OUT)，便于后续数据处理。其中，TP1与LCK信号由时序控制模块提供，输出的BIT信号由LCK信号同步产生，BIT与WORD的对应关系取决于要读出的数据的位数，通过双模计数器对输出的地址数据与TDC量化数据分别进行标记。
图6为并转串数据接口模块，由移位寄存器和多路选择器组合，实现数据读出与串行输出的分时复用。其工作流程为：移位寄存器将SEL信号拉高后，在LCK_AND_TPi驱动下从存储器中读取一次数据，随后SEL信号转换为低电平，寄存器进入移位模式，将并行数据转化为串行数据读出。
图7是读出通路的模12计数器电路结构图。模12计数器产生图3所需的CLKA和SEL信号，其中CLKA信号用于从存储器中读取和更新数据，选择Counter_6信号作为CLKA信号，用于更新从存储器中读出的数据，并配合SEL信号将该数据写入移位寄存器当中；SEL信号还用于对存储器地址进行累加，选用Counter_12产生SEL信号，则每当Counter_12到来时，地址数据加一，每当Counter_6到来时，进行数据读出。
本发明的基于片上存储的共享型阵列时间-数字转换器，整体电路的工作时序如图8所展示，RESET复位之后，在使能信号使能信号EN的门控时间内，当触发了多光子事件Reqi，由存储器写入通路仲裁多光子事件的间隔是否满足写入时间间隔的操作，进而保留满足要求的光子时间，并产生写时钟DTOF，且地址信息被写入ADDRESS BUS中，量化数据DATABUS被写入存储器中相应的存储单元中；完成量化后，写使能跳变为高电平，读时钟CLKA按固定周期工作，完成一次数据的读取操作和一次地址数据的更新操作，将数据通过图6的并转串数据接口模块串行输出数据。
本发明的基于片上存储的共享型阵列时间-数字转换器与传统方案相比：(1)片上存储消耗的功耗低，且每个存储单元仅用六个晶体管实现数据锁存，同时共享结构减少了TDC数量，进一步降低了功耗与面积的消耗。(2)片上存储的数据传输速度较快，在同样数据吞吐量的前提下，有效降低了读出时间。(3)片上存储的写入与读出通路能够满足数据的建立时间与保持时间，在面对大规模数据传输时，能够降低数据写入或读出错误的概率。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (7)
1.一种基于片上存储的共享型阵列时间数字转换器，其特征在于该阵列时间数字转换器包括内置SRAM单元与读写通路的宏像素电路、时序控制电路、同步信号电路、并转串数据接口电路；其中：
时序控制电路产生的数据传输开始标志与结束标志接同步信号电路，时序控制电路产生的数据传输窗口信号接并转串数据接口电路，宏像素电路的像素阵列系统的输出端接并转串数据接口电路；全局信号包括使能信号EN、复位信号RESET、TDC，高频时钟信号HCK1、HCK2通过对称H-Tree型分布网络接入整个像素阵列系统的各个宏像素之中；
所述宏像素电路，由静态随机存取存储器SRAM、存储器写入读出通路、4*4像素单元、两段式TDC共同构成像素阵列中的一个宏像素；
所述宏像素电路中，存储器读出通路通过一个5位同步计数器实现地址累加功能，遍历SRAM中各存储单元地址，在时序控制电路的协调下，12位移位寄存器和多路选择器分时复用，完成数据的并行读取和串行输出；
所述的同步信号电路主要提供对串行输出数据进行识别的标志信号，该电路主要产生与输出数据相对应的字信号WORD以及位信号BIT三个同步信号，结合数据输出DATA_OUT，便于后续数据处理；位信号BIT与字信号WORD的对应关系取决于要读出的数据的位数；
所述的并转串数据接口电路接收到时序控制电路产生的数据传输窗口信号TPi后，通过和时钟LCK信号进行与操作产生数据传输时钟信号LCK_AND_TPi，该信号在对应设定的数据传输窗口TPi脉宽高电平内有效，此时对应路径上的数据正常传输；而在数据传输窗口TPi脉宽高电平外低频时钟LCK信号被屏蔽，数据传输被禁止；并转串数据接口电路在对应的LCK_AND_TPi信号的控制下完成数据的串行输出。
2.根据权利要求1所述的基于片上存储的共享型阵列时间数字转换器，其特征在于，所述宏像素电路，每个像素单元包括淬灭电路和有限状态机；存储器写入通路包括仲裁电路、地址编码电路、数据锁存电路和延迟复位电路；存储器读出通路包括累加器、模12计数器；并串数据接口电路包括12位移位寄存器和多路选择器。
3.根据权利要求2所述的基于片上存储的共享型阵列时间数字转换器，其特征在于，所述的宏像素电路，在片上存储数据写入阶段，当使能信号EN有效期间内检测到触发信号时，由两段式TDC完成时间间隔量化并锁存，有限状态机光子记录回波次数，并通过存储器写入通路判断保留最先到达的光子信号，写时钟信号到达后，数据写入SRAM。
4.根据权利要求2所述的基于片上存储的共享型阵列时间数字转换器，其特征在于，所述的宏像素电路，在片上存储数据读出阶段，所述的时序控制电路通过在不同时间段对数据端口的控制，遍历SRAM中各存储单元的地址，并按地址顺序读出量化数据；同步信号电路产生与输出数据相对应的标志信号，保证数据读出的准确性，最后由移位寄存器完成数据的并串转换，并通过多路选择器对输出端口进行分时复用，将TDC量化数据按照顺序串行读出。
5.根据权利要求2所述的基于片上存储的共享型阵列时间数字转换器，其特征在于，所述的宏像素电路中，每个像素的有限状态机在检测到第一次光子事件后，在检测到DTOF信号后将地址总线A<0>地址置1，确保所述A<0>地址变化不影响当前数据写入地址；所述的DTOF信号，由存储器写入通路中的延迟复位电路，判断处理仲裁电路中保留的光子事件后产生；所述有限状态机通过Q1信号表征当前检测到的回波次数，存储器写入通路的仲裁电路保留先到达的光子事件信息，判断小于5ns的两次光子事件为光子事件冲突，并舍弃后到达的光子事件。
6.根据权利要求5所述的基于片上存储的共享型阵列时间数字转换器，其特征在于，所述的存储器写入通路的仲裁电路，检测每个像素的REQ信号，由仲裁电路的Decision Maker模块两两比较，最终仲裁出最先到达的光子时间信号并输入至延迟复位电路，产生DTOF和DTOF_DELAY信号，同时所述存储器写入通路中的地址编码电路产生对应像素的地址，当两段式TDC锁存的数据检测到DTOF_DELAY信号时，数据将统一接入到SRAM中。
7.根据权利要求1所述的基于片上存储的共享型阵列时间数字转换器，其特征在于，所述宏像素电路中，存储器读出具体为：所述的时序控制电路由数据读出时钟LCK信号驱动的计数器加上定时控制逻辑组成，通过在不同的时间段使能不同的控制信号，使得数据按照预先设定好的顺序统一有序读出；每当计数器计数到定时逻辑对应的一个计数值时，定时逻辑就会产生相应的窄脉冲信号驱动和复位对应的D触发器，形成相应的时间窗口区间，用来对应数据读出和处理，最终结果表现为所述时钟LCK信号分成八段使能处理，得到LCK_AND_TPi信号，依次对八个存储器进行控制；存储器读出电路中，当模12计数器产生的读信号CLKA拉高时，存储器中的数据更新至所述并转串数据接口电路中的多路选择器，模12计数器产生的另一个周期电平SEL，用于控制所述并转串数据接口电路中的多路选择器，在检测到LCK_AND_TPi后，将存储器中的数据输送至并转串数据接口电路中的12位移位寄存器，传输结束后，所述12位移位寄存器进入移位模式，在时钟LCK信号的驱动下将并行数据转化为串行数据输出。
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| WO2010010151A1 (fr) * | 2008-07-23 | 2010-01-28 | Ecole Nationale Superieure De Techniques Avancees | Circuit de traitement de données à processeur élémentaire, ensemble de traitement de données comportant une grille de tels circuits, et capteur matriciel comportant un tel ensemble |
| CN102693096A (zh) * | 2012-05-17 | 2012-09-26 | 山西达鑫核科技有限公司 | 基于位的串行传输云存储方法及装置 |
| CN111656768A (zh) * | 2017-12-07 | 2020-09-11 | 特利丹E2V半导体简化股份公司 | 一种高动态范围图像传感器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10677899B2 (en) * | 2017-08-07 | 2020-06-09 | Waymo Llc | Aggregating non-imaging SPAD architecture for full digital monolithic, frame averaging receivers |
| US11521543B2 (en) * | 2019-12-27 | 2022-12-06 | Meta Platforms Technologies, Llc | Macro-pixel display backplane |
-
2022
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010010151A1 (fr) * | 2008-07-23 | 2010-01-28 | Ecole Nationale Superieure De Techniques Avancees | Circuit de traitement de données à processeur élémentaire, ensemble de traitement de données comportant une grille de tels circuits, et capteur matriciel comportant un tel ensemble |
| CN102693096A (zh) * | 2012-05-17 | 2012-09-26 | 山西达鑫核科技有限公司 | 基于位的串行传输云存储方法及装置 |
| CN111656768A (zh) * | 2017-12-07 | 2020-09-11 | 特利丹E2V半导体简化股份公司 | 一种高动态范围图像传感器 |
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