CN115244711A - 垂直金刚石mosfet及其制造方法 - Google Patents

垂直金刚石mosfet及其制造方法 Download PDF

Info

Publication number
CN115244711A
CN115244711A CN202080098273.8A CN202080098273A CN115244711A CN 115244711 A CN115244711 A CN 115244711A CN 202080098273 A CN202080098273 A CN 202080098273A CN 115244711 A CN115244711 A CN 115244711A
Authority
CN
China
Prior art keywords
doped region
region
doping
width
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080098273.8A
Other languages
English (en)
Other versions
CN115244711B (zh
Inventor
黄弼勤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HRL Laboratories LLC
Original Assignee
HRL Laboratories LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HRL Laboratories LLC filed Critical HRL Laboratories LLC
Publication of CN115244711A publication Critical patent/CN115244711A/zh
Application granted granted Critical
Publication of CN115244711B publication Critical patent/CN115244711B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

公开了一种垂直场效应晶体管(FET)，包括：第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底的表面上；所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在第一掺杂区上；以及所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在第二掺杂区上；其中，第一掺杂区具有沿着平行于衬底的所述表面的第一方向的第一宽度；第二掺杂区具有沿着所述第一方向的第二宽度；第三掺杂区具有沿着所述第一方向的第三宽度；第二宽度小于第一宽度和第三宽度。

Description

垂直金刚石MOSFET及其制造方法
【相关申请的交叉引用】
本申请涉及并要求同时提交的2020年4月17提交的美国非临时申请编号16/851,378的优先权。
【技术领域】
本介绍涉及一种垂直金刚石晶体管，诸如金属氧化物半导体金刚石场效应晶体管(MOSFET)及其制造工艺。
【背景技术】
本介绍涉及一系列出版物。
M.W.Geis,“Diamond transistor performance and fabrication,”Proceedingsof the IEEE,第79卷,第669-676页,1991年。该论文描述了使用常规微制造工艺而不利用金刚石再生长工艺制造的垂直器件，其中，源极接触的尺寸受沟道尺寸限制。
US5294814,Vertical Diamond Field Effect Transistor。该器件形成在非金刚石衬底上，而不利用金刚石再生长工艺。
US20180151715A1,Diamond Based Current Aperture Vertical Transistorand Methods of Making And Using the same。该器件结构使用与本文提出的晶体管不同的p/n结。
“Diamond lateral finFET with triode-like behavior”,Biqin Huang,XiweiBai,Stephen K.Lam以及Samuel J.Kim；Scientific Reports第10卷,文章编号:2279(2020)，据此以引证的方式将该文章并入。
【发明内容】
本介绍涉及垂直金刚石晶体管和用于制造垂直金刚石晶体管的工艺，该工艺可以包括再生长工艺。垂直金刚石晶体管可以包括相对小/窄的沟道区和相对大/宽的源极/漏极接触面积。
根据本介绍实施方式的垂直金刚石晶体管可以利用金刚石中的大击穿场，从而为从例如低射频(RF)到毫米(mm)波电子器件的各种应用提供显著的功率性能。
根据本介绍实施方式的垂直金刚石晶体管可以有益于RF电子器件中的广泛应用。例如，垂直金刚石晶体管可以是金刚石RF晶体管。
已知在操作期间在横向晶体管中发生衬底穿通。由于源区与漏区之间的物理分离，在根据本介绍实施方式的垂直金刚石晶体管的操作期间不发生衬底穿通，从而使得垂直金刚石晶体管能够具有比横向晶体管高得多的击穿电压。
用于制造垂直金刚石晶体管的工艺可以包括金刚石再生长和栅极形成的工艺。
根据本介绍实施方式的用于制造垂直金刚石晶体管的工艺可以包括制造具有例如单一类型的掺杂剂的金刚石垂直晶体管的金刚石再生长工艺。
根据本介绍的实施方式，晶体管可以包括n型掺杂剂，其中，晶体管不包括p型掺杂剂。
根据本介绍的实施方式，晶体管可以包括p型掺杂剂，其中，晶体管不包括n型掺杂剂。
垂直金刚石晶体管可以是垂直金刚石MOSFET。
p/n结对于垂直金刚石晶体管的操作不是必需的。因此，根据本介绍的实施方式，垂直金刚石晶体管不包括p/n结。
根据本介绍实施方式的用于制造晶体管的工艺可包括：形成具有相对窄的沟道区且具有用于漏区/源区两者的相对大的接触面积的垂直金刚石晶体管。
根据本介绍实施方式的晶体管的结构可使得能够在不显著损害接触电阻的情况下缩放晶体管，从而促进晶体管的高速和高功率操作。
本介绍的实施方式涉及一种垂直金属氧化物半导体场效应晶体管(MOSFET)，包括：第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底的表面上；所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在第一掺杂区上；以及所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在第二掺杂区上；其中，第一掺杂区具有沿着平行于衬底的所述表面的第一方向的第一宽度；第二掺杂区具有沿着所述第一方向的第二宽度；第三掺杂区具有沿着所述第一方向的第三宽度；第二宽度小于第一宽度和第三宽度。
根据本介绍的实施方式，垂直MOSFET包括：所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在第一掺杂区与第二掺杂区之间；漏极金属层，该漏极金属层与第一掺杂区的一部分接触；以及源极金属层，该源极金属层与第三掺杂区接触，其中，漏极金属层和源极金属层中的每一个在所述第一方向上具有大于第二宽度的接触宽度。
根据本介绍的实施方式，垂直MOSFET包括：所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在第二掺杂区与第三掺杂区之间；源极金属层，该源极金属层与第一掺杂区的一部分接触；以及漏极金属层，该漏极金属层与第三掺杂区接触，其中，漏极金属层和源极金属层中的每一个在所述第一方向上具有大于第二宽度的接触宽度。
根据本介绍的实施方式，第二掺杂区具有沿着垂直于衬底的表面的第二方向的侧壁；并且栅极电介质覆盖所述侧壁。
根据本介绍的实施方式，栅电极沿着所述侧壁覆盖所述栅极电介质的所述至少一部分。
根据本介绍的实施方式，衬底由所述第一材料制成。根据本介绍的实施方式，衬底可以是金刚石衬底。根据本介绍的实施方式，衬底可以是单晶金刚石衬底。
根据本介绍的实施方式，第一掺杂具有大于第二掺杂的浓度；第三掺杂具有大于所述第二掺杂的浓度。
根据本介绍的实施方式，第一材料包括金刚石。
根据本介绍的实施方式，第一掺杂、第二掺杂和第三掺杂是p型掺杂。根据本介绍的实施方式，如果第一掺杂、第二掺杂和第三掺杂是p型掺杂，则第四掺杂是p型掺杂。
根据本介绍的实施方式，第一掺杂、第二掺杂和第三掺杂是n型掺杂。根据本介绍的实施方式，如果第一掺杂、第二掺杂和第三掺杂是n型掺杂，则第四掺杂是n型掺杂。
本介绍的实施方式还涉及一种垂直金属氧化物半导体场效应晶体管(MOSFET)，包括：第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底上；所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在第一掺杂区上；所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在第二掺杂区上，从而在所述第二掺杂区与所述第三掺杂区之间形成接触面；其中，第一掺杂区具有沿着平行于所述第二掺杂区与所述第三掺杂区之间的所述接触面的第一方向的第一宽度；第二掺杂区具有沿着所述第一方向的第二宽度；并且第三掺杂区具有沿着所述第一方向的第三宽度；第二宽度小于第一宽度和第三宽度。
本介绍的实施方式还涉及一种垂直金属氧化物半导体场效应晶体管(MOSFET)，包括：第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底上；所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在第一掺杂区上，从而在所述第一掺杂区与所述第二掺杂区之间形成第一接触面积；以及所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在第二掺杂区上，从而在所述第二掺杂区与所述第三掺杂区之间形成第二接触面积；其中，第二接触面积小于第一接触面积。
本介绍的实施方式还涉及一种垂直金属氧化物半导体场效应晶体管(MOSFET)，包括：第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底上；所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在第一掺杂区上；所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在第二掺杂区上；其中，在操作期间：第一掺杂区具有第一电流密度；第二掺杂区具有第二电流密度；并且第三掺杂区具有第三电流密度；第二电流密度大于第一电流密度和第三电流密度。
本介绍的实施方式还涉及一种制造垂直金属氧化物半导体场效应晶体管(MOSFET)的方法，包括：提供第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底的表面上；提供所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在第一掺杂区上；以及提供所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在第二掺杂区上；其中，第一掺杂区具有沿着平行于衬底的所述表面的第一方向的第一宽度；第二掺杂区具有沿着所述第一方向的第二宽度；第三掺杂区具有沿着所述第一方向的第三宽度；第二宽度小于第一宽度和第三宽度。
根据本介绍的实施方式，方法还包括：提供所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在第一掺杂区与第二掺杂区之间；提供漏极金属层，该漏极金属层与第一掺杂区的一部分接触；以及提供源极金属层，该源极金属层与第三掺杂区接触，其中，漏极金属层和源极金属层中的每一个在所述第一方向上具有大于第二宽度的接触宽度。
根据本介绍的实施方式，方法还包括：提供所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在第二掺杂区与第三掺杂区之间；提供源极金属层，该源极金属层与第一掺杂区的一部分接触；以及提供漏极金属层，该漏极金属层与第三掺杂区接触，其中，漏极金属层和源极金属层中的每一个在所述第一方向上具有大于第二宽度的接触宽度。
根据本介绍的实施方式，第二掺杂区具有沿着垂直于衬底表面的第二方向的侧壁；方法包括：用栅极电介质覆盖所述侧壁，以及用栅电极覆盖所述栅极电介质的至少一部分。
根据本介绍的实施方式，所述衬底由所述第一材料制成。
根据本介绍的实施方式，所述第一掺杂具有大于所述第二掺杂的浓度；第三掺杂具有大于所述第二掺杂的浓度。
根据本介绍的实施方式，所述第一材料包括金刚石。
这些和其他特征以及优点将从下面的详细描述和附图变得更显而易见。在附图和说明书中，附图标记指示各种特征，同样的附图标记贯穿附图和说明书这两者指代同样的特征。
【附图说明】
图1A示出了根据本介绍实施方式的晶体管的剖视图。
图1B示出了根据本介绍实施方式的晶体管的剖视图。
图2A至图2H示出了根据本介绍实施方式的在用于制造晶体管的工艺期间的图1A所示的晶体管的剖视图。
图3示出了根据本介绍实施方式的晶体管阵列的剖视图。
图4A至图4K示出了根据本介绍实施方式的在用于制造晶体管的工艺期间的图1B所示的晶体管的剖视图。
图5示出了垂直金刚石晶体管的剖视图。
图6A至图6E示出了如图5所示的垂直金刚石晶体管的原型的图像。
图7图形地示出了当栅极电压变化时图5中的晶体管的传输特性。
【具体实施方式】
在以下描述中，阐述了大量具体细节，以清楚地描述本文公开的各种具体实施方式。然而，本领域技术人员将理解，可以在没有下面讨论的所有具体细节的情况下实践当前要求保护的发明。在其他情况下，未描述众所周知的特征，以免使所要求保护的本发明模糊不清。
由于金刚石材料的内在特性，基于金刚石的电子器件数十年来一直具有吸引力。金刚石的显著材料特性使得金刚石晶体管能够显著地改善固态RF电子器件的功率性能，从而有利于各种RF和功率电子系统，诸如相控阵雷达、电动汽车和电网，金刚石的显著材料特性包括大于10MV/cm的击穿场、大于2000cm2/V/s的电子和空穴迁移率以及大于20W/cm/K的热导率。金刚石技术启用的简化热管理以及尺寸、重量和功率改善可以潜在地促进将大功率固态RF系统应用于诸如卫星和无人机的移动平台上。
尽管金刚石具有显著的材料特性，但由于若干限制，金刚石不能与其它宽带隙材料很好地竞争。例如，直到最近，金刚石的材料可用性还是不够的，并且通常典型的金刚石样品的尺寸比期望的小。
为了利用金刚石的显著材料特性，在2019年7月30日发布的美国专利号10,367,086B2中提出了一种横向鳍基金刚石晶体管(即，金刚石横向FinFET)，据此以引证的方式将该专利并入。尽管横向FinFET可以通过引入具有额外缓冲层的鳍基沟道来解决高电压下的沟道隔离的缺乏，但是横向FinFET的源区和漏区可能通过衬底或通过缓冲层电连接在一起。通过仔细设计横向FinFET，可以提高横向FinFET的击穿电压。然而，在操作期间，仍然可能存在在衬底中穿通或在沟道下面的缓冲层中穿通的风险。
在根据本介绍实施方式的垂直金刚石晶体管中，源区和漏区仅可以通过沟道区电连接，使得当沟道区被夹断时，源极和漏极不电连接。根据本介绍的实施方式，源区和漏区仅可以通过沟道区连接，使得当沟道区被夹断时，源极和漏极没有任何其他物理路径来引起器件击穿。因此，垂直晶体管的击穿电压(例如，大于1000V)可以高于横向FinFET的击穿电压。
根据本介绍的实施方式，当沟道区被夹断时，晶体管可以不包括源区与漏区之间的任何电流路径。
图1A示出了根据本介绍实施方式的垂直金刚石晶体管10的剖视图，该晶体管包括第一材料的第一掺杂区24，所述第一掺杂区24具有第一掺杂并形成在衬底30的表面上。根据本介绍的实施方式，晶体管10还可以包括所述第一材料的第二掺杂区26，所述第二掺杂区26具有第二掺杂并且形成在第一掺杂区24上方。根据本介绍的实施方式，晶体管10还可以包括所述第一材料的第三掺杂区22，所述第三掺杂区22具有第三掺杂并且形成在第二掺杂区26上方。
根据本介绍的实施方式，第一掺杂区24可以具有沿着平行于衬底30的表面的第一方向的第一宽度64。根据本介绍的实施方式，第二掺杂区26可以具有沿着所述第一方向的第二宽度66，并且第三掺杂区22可以具有沿着所述第一方向的第三宽度62。根据本介绍的实施方式，第二宽度66可以小于第一宽度64和第三宽度62。
根据本介绍的实施方式，所述第一材料可以包括金刚石。
在本介绍中，第三掺杂区22可以是源区，并且第三掺杂区22可以被称为源区22。类似地，第一掺杂区24然后可以作为漏区操作，并且第一掺杂区24可以被称为漏区24。
充当漂移区的可选的第四掺杂区28可以布置在漏区24与沟道区26之间，具有与漏区和沟道区相同的掺杂剂的第四掺杂浓度，该浓度小于漏区24并且高于沟道区26。第四区28可以具有大于第二宽度66的第四宽度68。
第四区28可以用于支持晶体管的较高击穿电压。例如，击穿电压可以主要由栅区到漏区分离距离确定，并且栅极到漏极分离距离可以基本上是第四区28的厚度(即，漂移区厚度)。击穿电压可以大致与第四区28(即漂移区28)的厚度成比例，并且增加该厚度可以增大击穿电压。由于理想的金刚石层可提供大约10MV/cm的击穿场，因此根据本介绍的实施方式，具有1μm的金刚石漂移区厚度的晶体管可具有大约1000V的击穿电压。
另选地，虽然未示出，但是第三掺杂区22可以作为漏区操作并且被称为漏区22，并且第一掺杂区24可以作为源区操作并且被称为源区24。然后，充当漂移区(例如，以增大晶体管的击穿电压)的第四掺杂区(未示出)可以布置在漏区22与沟道区26之间，具有与漏区和沟道区相同的掺杂剂的第四掺杂浓度，该浓度小于漏区22并且高于沟道区26；并且具有大于第二宽度66的第四宽度68。
为了不使本介绍模糊，第三掺杂区22在下文中将被称为源区22，并且第一掺杂区24将被称为漏区24。
根据本介绍的实施方式，第二掺杂区26可以是轻掺杂金刚石沟道区26，并且源区22可以是重掺杂金刚石源区22。根据本介绍的实施方式，重掺杂区可以是具有大于1019cm-3的掺杂浓度的区域。根据本介绍的实施方式，轻掺杂区可以是具有小于1019cm-3的掺杂浓度的区域。根据本介绍的实施方式，源区22、漏区24、沟道区26和/或漂移区28中的掺杂浓度可以独立于这些区域中的掺杂类型(掺杂类型可以是n型或p型)。根据本介绍的实施方式，这些区域中的掺杂浓度可以主要由晶体管的应用(例如，期望的栅极阈值电压、击穿电压等)来确定。根据本介绍的实施方式，重掺杂区或材料可以是掺杂足够高(例如，大于1019cm-3掺杂浓度)的区域或材料，使得该区域或材料更导电。根据本介绍的实施方式，轻掺杂区或材料可以是以比重掺杂时的相同区域或材料低的浓度掺杂的区域或材料。根据本介绍的实施方式，轻掺杂区或材料可以是未掺杂区或材料。未掺杂的区域或材料可以包括未有意掺杂的区域或材料，例如，具有内在掺杂的区域或材料。根据本介绍的实施方式，晶体管可以根据沟道和栅极电介质的厚度而操作为常关或常开，这将确定晶体管将是常开还是常关。根据本介绍实施方式的晶体管与结型FET的相似之处在于，没有如在其它薄导电层器件中的特定二维空穴气(2DHG)，因为根据本公开的实施方式，空穴载流子分布在整个沟道结构中。然而，可以注意到，当根据本介绍实施方式的晶体管在累积方案下操作时，在金刚石与栅极电介质之间的界面上存在空穴气。
根据本介绍的实施方式，并且如图所示，晶体管10还可以包括与源区22接触的第一金属层38。第一金属层38可以与源区22形成欧姆金属接触。
根据本介绍的实施方式，当第一金属层38作为源极金属接触操作时，第一金属层38可以被称为源极金属层38。
如上所述，漂移区28可以布置在漏区与沟道区之间。根据本介绍的实施方式，漂移区的掺杂比沟道区的掺杂重，但比漏区的掺杂轻。根据本介绍的实施方式，漂移区可具有在1017/cm3至1019/cm3范围内的掺杂浓度。
根据本介绍的实施方式，晶体管10可以是通过再生长工艺实现的垂直金刚石MOSFET。根据本介绍的实施方式，再生长工艺可以指包括生长金刚石区域的工艺。根据本介绍的实施方式，再生长工艺可以包括(例如，选择性地)生长漏区24、沟道区26、源区22和/或漂移区28。选择性生长可以包括形成掩模以限定将生长金刚石的区域。根据实施方式，再生长工艺可以被称为再生长制造工艺。参见Guo,J等人的MBE-Regrown Ohmics in InAlNHEMTs With a Regrowth Interface Resistance of 0.05Ω·mm.IEEE Electron DeviceLetters 33,525-527,doi:10.1109/LED.2012.2186116(2012)，据此以引证的方式将该文献并入。以及Diamond lateral FinFET with triode like behavior Biqin Huang,XiweiBai,Stephen K.Lam以及Samuel J.Kim,Scientific Reports 2020 10:2279，据此以引证的方式将该文献并入。
例如，可以使用具有外延生长的p层的(100)10×10-mm未掺杂金刚石衬底。可以使用图案化的SiO2掩模用微波等离子体CVD再生长p+层。在再生长和掩模去除之后，可以在氩气中用525℃退火蒸镀Ti/Pt/Au以形成良好的欧姆接触。可通过原子层沉积在200℃下沉积45nm SiO2栅极电介质。为了使栅极共形地环绕鳍的侧壁，可以在适当的位置用光刻胶溅射Al金属，然后可以剥离金属。最后，可以用湿法蚀刻打开欧姆接触焊盘。
根据本介绍的实施方式，沟道区26可以包括第一部分82和第二部分84。根据本介绍的实施方式，沟道区26的第二部分84可以包括鳍状沟道区86。然而，沟道区26可以具有任何形状或任何水平横截面形状，只要在沿着垂直于衬底表面的平面的横截面中，沟道区的第二宽度66小于漏区和/或源区的第一宽度64。例如，沟道区在平行于衬底表面的平面(水平横截面)中可以具有圆形横截面、环形横截面、矩形横截面或椭圆形横截面(未示出)。
根据本介绍的实施方式，并且如图1A例示，可以在沟道区26的侧壁上形成栅极结构32。根据本介绍的实施方式，栅极结构32可以包括在沟道区26的侧壁(即，垂直于衬底表面的沟道区26的壁)上的栅极电介质36和电介质层36上的栅电极34。如图例示，栅极结构32可以是形成在沟道区36的至少两个侧壁上的全包围栅极结构32。如图例示，根据本介绍的实施方式，栅极电介质36可以是电介质层36。根据本介绍的实施方式，形成栅电极34的方法可以确定栅电极34在晶体管的不同区域上的厚度变化。例如，如果经由原子层沉积来沉积栅电极34，则沟道区26周围的栅电极34的厚度和其它区域上的栅电极34的厚度可以相同。如果使用另一种方法，例如，如果通过溅射沉积栅电极34，则在晶体管的不同区域上的栅电极34的厚度变化可以相对较大，并且特别地，在不同区域上的栅电极34的厚度可以不同。
源区22和漏区24可以包括重掺杂的p型金刚石以减小欧姆接触电阻。漂移区28可以包括轻掺杂的p型金刚石。根据本介绍的实施方式，沟道区28可以包括更轻掺杂的p型金刚石。
漂移区28中的掺杂剂浓度可以与沟道区26中的掺杂剂浓度相同，并且这可以取决于用于某些应用的晶体管10的设计。例如，漂移区28中的掺杂剂浓度可以与沟道区26中的掺杂剂浓度相同，以减小沟道到漏极的电阻。漂移区28可以具有梯度掺杂分布，并且其掺杂分布可以由晶体管10的设计来确定。例如，漂移区28的梯度掺杂分布可以是线性梯度掺杂分布，其中，漂移区28中的掺杂在从沟道区26到漏区24的第三方向上变化(例如，增加)。根据本介绍的实施方式，漂移区28中的掺杂可以在第三方向上线性地增加和/或阶梯式地增加。根据本介绍的实施方式，漂移区28中的掺杂可以从最靠近沟道区的第一侧处的1017/cm3增加到最靠近漏区24的第二侧处的1020/cm3或更大。根据本介绍的实施方式，漂移区28中的掺杂可以从在最靠近沟道区的第一侧处具有与沟道区26相同的掺杂浓度变化到在最靠近漏区的第二侧处具有与漏区24相同的掺杂浓度。
根据本介绍的实施方式，源区22(在此在沟道区26上示出)和沟道区26的第一(顶部)部分82可以分别具有第三宽度62和第五宽度92，各个宽度大于沟道区26的第二(底部)部分84的第二宽度66。根据实施方式，第三宽度62和第五宽度92可以相同。通过下面详细描述的工艺能够给予沟道层这种形状。源区22和沟道区26的第一(顶部)部分82可以比沟道区的第二(底部)部分84宽，使得减小或最小化源区22与沟道区26之间的接触电阻。取决于用于形成沟道区26的方法(例如，干法蚀刻)，沟道区26可以是锥形的，使得沟道区在其顶部82处具有比其底部84处更大的横截面。例如，可以加宽源区22和沟道区26以增加源区22与沟道区26之间的接触面积，从而减小或最小化源区22与沟道区26之间的接触电阻。类似地，可以增大第一金属层38与源区22之间的接触面积(即，给予大于第二宽度66的宽度)，以减小或最小化第一金属层38与源区22之间的接触电阻。
为了在操作期间有效地调制沟道区26，沟道区26的宽度(例如，沟道区26的第二部分84的第二宽度66)优选地较小(即，小于第三宽度62)。为了降低器件阈值，可能必须相应地降低沟道区26的第二宽度66和沟道区26中的掺杂浓度。参见例如参考文献：Huang,B.,Bai,X.,Lam,S.K.等人的“Diamond FinFET without Hydrogen Termination”，Sci Rep 8,3063(2018)。https://doi.org/10.1038/s41598-018-20803-5。
根据本介绍的实施方式，通过具有上述两宽度沟道层，可以将顶部接触面积与沟道宽度缩放解耦，因此维持期望的接触电阻，同时允许具有与漂移区接触的窄沟道层。
根据本介绍的实施方式，并且如图1A例示，源区22可以可选地环绕T形沟道区26的第一部分82(即，沿着沟道区26的顶部82的垂直侧向下延伸)。根据本介绍的实施方式，如图例示的T形沟道区26的第一部分82可以是沟道区26的顶部82，第二部分84可以是沟道区26的底部84。根据本介绍的实施方式，沟道区26的第一部分82可以在第二部分84上。根据本介绍的实施方式，沟道区26的第二部分84可以形成在漂移区28上(即，与其接触)。
根据本介绍的实施方式，沟道区26的第二部分84可以是沟道区26的主要部分(即，代表超过沟道长度的50％)，并且沟道区26的第一部分82可以是沟道区26的次要部分(即，代表小于沟道长度的50％)。根据本介绍的实施方式，沟道区26的第二部分84可以是鳍状沟道。
根据本介绍的实施方式，沟道区26的第二部分84可以由栅极34选通。根据本介绍的实施方式，沟道区26的第二部分84的侧壁(至少一个侧壁)可以由栅极34选通。根据本介绍的实施方式，沟道26的至少第二部分84的窄宽度66允许有效地调制沟道(例如，如果沟道是p型掺杂的，则为p沟道)，而沟道的第一部分82的较宽宽度92允许最小化沟道与源极之间的接触电阻。应当注意，即使沟道不包括较宽的第一部分82，沟道顶部上的源区也比沟道宽，这允许具有不依赖于沟道的第二宽度66的在源极与源极金属接触之间的接触面尺寸，从而允许最小化接触电阻而不损害沟道区26上的栅电极34的调制能力。
根据本介绍的实施方式，并且如图例示，晶体管10还可以包括衬底30，并且可以在衬底30上形成漏区24。根据本介绍的实施方式，衬底30可以是金刚石衬底30。
根据本介绍的实施方式，并且如图所示，晶体管10还可以包括在漏区24上的第二金属区或层40。根据本介绍的实施方式，当第二金属层40作为漏极金属层操作时，第二金属层40可以被称为漏极金属层40。
图1B示出了根据本介绍实施方式的垂直金刚石晶体管12的剖视图，除了晶体管12的沟道区26的第一部分82和第二部分84可以具有相同的宽度66或近似相同的宽度之外，该晶体管可以与晶体管10相同。例如，沟道区26的第一部分82和第二部分84可以具有沿着垂直于衬底30的表面(例如，顶面)的平面的均匀横截面宽度(第二宽度66)。根据本介绍的实施方式，沟道区26可以包括鳍状沟道区86。如图所示，沟道区26的第一部分82可以是沟道区26的顶部，并且源区22可以环绕沟道区26的顶部。根据本介绍的实施方式，沟道区26的侧壁的至少一部分可以由栅电极34选通。
图2A至图2H例示了根据本介绍实施方式的用于制造图1A所示的垂直金刚石晶体管10的方法，包括提供金刚石衬底30。根据本介绍的实施方式，提供金刚石衬底30可以包括制备金刚石衬底30。根据本介绍的实施方式，金刚石衬底30可以是单晶金刚石衬底30。
根据本介绍的实施方式，并且如图2A例示，该工艺还可以包括：在金刚石衬底30上形成漏区24，以及在漏区24上形成漂移区28。根据本介绍的实施方式，形成漏区24可以包括在金刚石衬底30上沉积漏区24。根据本介绍的实施方式，形成漂移区28可以包括在漏区24上沉积漂移区28。根据本介绍的实施方式，漏区24和漂移区28可以分别是漏极层24和漂移层28。根据本介绍的实施方式，漏极层24和漂移层28可以是生长层，例如外延生长层。
根据本介绍的实施方式，漂移区可以具有恒定的掺杂分布。然而，在其他实施方式中，漂移区的掺杂分布可以是非恒定的掺杂分布，并且例如沿着垂直于区域之间的接触表面的方向变化。例如，漂移区的掺杂分布可以是定制设计的，并且针对某些应用进行优化。
根据本介绍的实施方式，并且如图2A例示，该工艺还可以包括在漂移区28上形成掩模46。根据本介绍的实施方式，掩模46可以是电介质掩模46。根据本介绍的实施方式，掩模46中的开口和漂移区28的一部分可以限定其中可以形成沟道区26的空腔52。根据本介绍的实施方式，掩模46可以是“硬”掩模46。根据本介绍的实施方式，掩模46可以通过沉积和干法蚀刻工艺来形成。如果掩模是硬掩模46，则硬掩模46可以是SiO2掩模，例如SiO2掩模层。硬掩模可以另选地是金属掩模，例如金属掩模层。金属掩模层例如可以是钨(W)或钛钨(TiW)层。优选地，预先确定掩模的成分，使得掩模46可以支持在高于700℃的温度下进行的金刚石生长工艺，而不会例如污染生长系统，该生长系统可以由漂移区28、漏区24和衬底30限定。
根据本介绍的实施方式并且如图2B例示，该工艺还可以包括在由掩模46中的开口和漂移区28的部分限定的空腔52中形成沟道区26。根据本介绍的实施方式，形成沟道区26可以包括在空腔52中生长沟道区26。如果生长了沟道区26，则空腔52可以被称为生长区。根据本介绍的实施方式，如果生长了沟道区，则沟道区26可以被称为“再生长”沟道区26(与原始“生长的”的衬底/漏区/漂移区相对)。根据本介绍的实施方式，如果该工艺包括使用掩模46来生长沟道区26，则生长沟道区26可以被称为“掩模金刚石再生长工艺”。
根据本介绍的实施方式，如果沟道包括如上详述的不同的第一区和第二区，则形成沟道区26可以包括首先在空腔52中形成沟道区26的第二部分84。根据本介绍的实施方式，形成沟道区26的第二部分84可以包括用沟道区26的第二部分84填充空腔52。根据本介绍的实施方式，形成沟道区然后可以包括部分地在沟道区26的第二部分84上且部分地在掩模46上形成沟道区26的第一部分82。沟道区26的第一部分82可以形成在掩模46的部分上，使得沟道区26的第一部分82比第二部分84宽。根据本介绍的实施方式，沟道的第一部分82和第二部分84可以形成T形沟道区26。
根据本介绍的实施方式并且如图2B例示，该工艺还可以包括在沟道区26上形成源区22。形成源区22可以包括在沟道区26上生长源区22。根据本介绍的实施方式，所述形成源区可以包括部分地在沟道区26上并且部分地在掩模46上形成源区22。
根据本介绍的实施方式，形成沟道区26、漂移区28、源区22和/或漏区24可以包括沉积沟道区26、漂移区28、源区22和/或漏区24。根据本介绍的实施方式，沟道区26、漂移区28、源区22和/或漏区24可以经由化学气相沉积来沉积，例如，掺杂金刚石的微波等离子体增强化学气相沉积(MWPECVD)。MWPECVD可以用金刚石生长工具的MWPECVD进行。然而，其他实施方式可以包括使用其他金刚石生长或沉积工艺来沉积沟道区26、漂移区28、源区22和/或漏区24。
如果生长沟道区26的第一部分82和第二部分84，则沟道区26的第一部分82的生长时间可以基本上确定沟道区26的第一部分82的尺寸(例如宽度92)。由于例如在生长沟道区26期间沟道区26的第一部分82的横向过度生长，沟道区26的第一部分82的宽度92可以通过控制沟道区26的第一部分82的生长时间来控制。例如，可以增加沟道区26的第一部分82的生长时间以加宽沟道区的第一部分82。根据本介绍的实施方式，源区22可以生长为环绕沟道区26的加宽的第一部分82。沟道区26的横向过度生长可以是优选的，因为该过度生长可以导致更大的源区26，并且因此导致源区26与第一金属层38(下文详细描述)之间的更大的接触面积。利用这种额外的自由度，可以优化与顶部的欧姆接触以提高器件速度和功率。
根据本介绍的实施方式并且如图2C例示，该工艺还可以包括在源区22上形成第一金属层/接触38。第一金属层38可以在形成源区22之后使用光刻工艺和金属化工艺来沉积。
根据本介绍的实施方式并且如图2D例示，该工艺还可以包括从沟道区26、源区22和/或漂移区28去除掩模46。掩模46可以通过湿法蚀刻和/或干法蚀刻掩模46来去除。
根据本介绍的实施方式，沟道区26可以形成T形结构(如图1A所例示)。根据本介绍的实施方式，沟道区26和源区22可以一起形成T形结构(如图1B所例示)。
根据本介绍的实施方式并且如图2E例示，该工艺还可以包括在沟道区26的侧壁(即，垂直于衬底表面)的至少部分上形成电介质层36。如果沟道区26包括第一部分82和第二部分84，则该工艺可以包括沿着沟道区26的至少第二部分84的壁形成电介质层36。如果沟道区26包括第一部分82和第二部分84，则该工艺还可以包括在第一沟道区26的壁周围形成电介质层36。根据本介绍的实施方式，电介质层36可以完全覆盖沟道区26。
根据本介绍的实施方式，形成电介质层可以包括至少在源区22的侧壁上并且最终在第一金属层38的侧壁上形成电介质层36。电介质层36最终也可以覆盖平行于衬底表面的漂移区28。根据本介绍的实施方式，电介质层36可以是共形电介质层36。根据本介绍的实施方式，电介质层36可以使用形成例如薄的电介质层36的共形电介质生长工艺来形成。
根据本介绍的实施方式，如果源区22、沟道区26、漂移区28和第一金属层38形成非平面结构，则电介质层36优选地是例如使用共形电介质生长工艺形成的共形电介质层36。根据本介绍的实施方式，电介质层36可包括SiO2、Al2O3、HfO2、SiN、TiO2、SiON、Ta2O5和/或其它高k电介质材料。根据本介绍的实施方式，电介质层36可以是SiO2电介质层、Al2O3电介质层、HfO2电介质层或高k电介质层。根据本介绍的实施方式，电介质层36可以经由原子层沉积(ALD)来沉积；然而，在其它实施方式中，电介质层36可经由溅射或经由等离子体增强化学气相沉积(PECVD)工艺来沉积。在形成电介质层36之后，可以去除电介质层36的顶部，以便访问金属层38的至少一部分。
根据本介绍的实施方式并且如图2F例示，该工艺还可以包括在电介质层36的至少一部分上形成导电栅极层或栅电极34。形成栅电极34可以包括在至少围绕沟道区26形成的电介质层36的至少一部分上形成栅电极34。形成栅电极34可以包括经由共形沉积工艺沉积栅电极34。根据本介绍的实施方式，形成栅电极34可以包括经由原子层沉积(ALD)、经由溅射和/或经由等离子体增强化学气相沉积(PECVD)工艺来沉积栅电极34。栅电极34可以包括铝(Al)、钛(Ti)、钨(W)、钛钨(TiW)、金(Au)、以该顺序沉积的钛/金(Ti/Au)和/或另一金属。根据本介绍的实施方式，栅电极34可以是铝栅电极、钛栅电极、钨栅电极、钛钨栅电极、金栅电极和/或钛/金栅电极。
根据本介绍的实施方式并且如图2G例示，形成栅电极34还可以包括图案化栅电极34，使得第一金属层38被暴露并通过电介质层36的部分与栅电极34隔离。
暴露第一金属层38可包括去除栅电极34和形成在第一金属层38上的电介质层36的部分。根据本介绍的实施方式，暴露第一金属层38可以包括去除栅电极34的形成在电介质层36的部分(该部分形成在第一金属层38上)上的部分。
根据本介绍的实施方式并且如图2H例示，该工艺还可以包括在漏区24上形成第二金属层40。根据本介绍的实施方式，形成第二金属层40可以包括：蚀刻(例如，干法蚀刻)漂移区28以在漂移区28中形成向下至漏区24的通腔(未标记)，并且然后在漂移区28的空腔中形成与漏极28接触的第二金属层40。根据实施方式，将由金属40填充的空腔的侧壁可以衬有电介质(未示出)。图2所例示的工艺是制造垂直金刚石晶体管10的示例。可以预期，图2所示的工艺可以改变或修改，以形成具有T形沟道区26和源区22的相同晶体管10。
图3示出了根据本介绍实施方式的垂直金刚石MOSFET 10的阵列20，包括金刚石衬底30、衬底30上的漏区24、漏区24上的漂移区28，以及漂移区28上的多个沟道区26。阵列20还可以包括沟道区26上的源区22、沟道区26的侧壁上的电介质层36，以及电介质层36上的栅电极34。
根据本介绍的实施方式，栅电极34可以形成在阵列20中的晶体管10的沟道区26之间。根据本介绍的实施方式，栅电极34可以通过在晶体管10的电介质层36上形成栅极金属层(未标记)来形成。栅极金属层可以是例如使用共形沉积工艺沉积的共形栅极金属层。在形成栅极金属层之后，例如可以使用电镀或溅射工艺用栅极金属填充沟道区26之间的空的空间以形成栅电极34，如图3例示。
如图3所示，根据本介绍的实施方式，晶体管10的阵列20可以并联连接。尽管未示出，但在其他实施方式中，晶体管10的阵列20可以串联连接。例如，器件可以彼此隔离，然后通过金属互连串联连接。另选地，根据本介绍的实施方式，所有晶体管可共享同一漏极；晶体管的源极被分开。
根据本介绍的实施方式，诸如金属填充的栅电极34的电极可以在操作期间从阵列20的其他元件(例如，第一金属层38、第二金属层40、沟道区26、漂移区28、漏区24和/或源区22)去除热量。根据本介绍的实施方式，这种金属填充的栅电极34也可以在操作期间充当散热器。
如图3所示，根据本介绍的实施方式，源区22可以通过第一金属层38电气互连。根据本介绍的实施方式，第一金属层38可以是单个第一金属层38。栅电极34可以电气互连，尽管这在图3中未示出。根据本介绍的实施方式，第一金属层38和栅电极34可以各自使用光刻和金属化工艺形成。
根据本介绍的实施方式，漏区24可以是单个漏区24，漂移区28可以是单个漂移区28，和/或第二金属层40可以是单个第二金属层40。另选地，可以提供多个金属接触40。另选地，金属接触40可以穿过衬底30以与漏极24的底面接触。
图4A至图4K示出了用于制造图1B所示的垂直金刚石晶体管12的工艺，包括在金刚石衬底30上提供漏区24，这可以包括在金刚石衬底30上形成漏区24。根据本介绍的实施方式，该工艺还可以包括在漏区24上提供漂移区28，这可以包括在漏区24上形成漂移区28。根据本介绍的实施方式，该工艺还可以包括在漂移区28上提供沟道区26，这可以包括在漂移区28上形成沟道区(图4A)。
根据本介绍的实施方式，形成沟道区26可以包括：在漂移区28上提供和/或形成沟道层26’，以及从漂移区去除沟道层26’的一部分以形成沟道区26，例如，通过蚀刻沟道层26’以暴露除了漂移区28的必须被沟道区26覆盖的部分之外的所有漂移区28(图4B)。如果沟道层26’的该部分被蚀刻，则沟道层26’的未蚀刻部分可以是沟道区26。根据本介绍的实施方式，沟道层26’可以是p型沟道层26’和/或沟道区26可以是p型沟道区26。
根据本介绍的实施方式，可以在制造晶体管12之前在漂移区28上形成或生长沟道区26和/或沟道层26’(漂移区28是可选的，并且在那里增加晶体管的击穿电压)。在该实施方式中，该工艺可以包括提供沟道区26和/或沟道层26’。然后，可以执行金刚石生长/再生长工艺以在沟道区26上形成源区22。
根据本介绍的实施方式，漏区24可以是漏极层24和/或漂移区28可以是漂移层28。
根据本介绍的实施方式，在沟道区26和/或沟道层26’下方可以是漂移层28和漏极层24。对于某些应用，漏区24、漂移区28和沟道区26中的掺杂可以变化。根据本介绍的实施方式，沟道区26掺杂中的掺杂剂浓度可以小于1e18/cm^3。漂移区28中的掺杂剂浓度可以小于1e19/cm^3。漏区24可被重掺杂，使得漏区24中的掺杂剂浓度可大于1e20/cm^3。
根据本介绍的实施方式，沟道区26可以使用光刻和蚀刻工艺来形成。根据本介绍的实施方式，沟道区26可以形成有横截面宽度。该横截面宽度可以由晶体管的设计确定，并且特别地可以由晶体管栅极电压阈值要求确定，例如通过典型的晶体管阈值模型确定。
根据本介绍的实施方式，该工艺还可以包括在漂移区28和沟道区26上形成掩模46(图4C)。掩模可以包括氧化物和/或掩模可以是氧化物掩模。
根据本介绍的实施方式，该工艺还可以包括使用例如化学机械平坦化/抛光(CMP)工艺平坦化掩模以形成其平坦化表面(图4D)。
根据本介绍的实施方式，该工艺还可以包括从沟道区26去除掩模46的一部分以暴露沟道区26的顶部(图4E)。根据本介绍的实施方式，去除掩模46的一部分可以包括蚀刻掩模46的一部分。
根据本介绍的实施方式，该工艺还可以包括在沟道区26的顶部上形成源区22(图4F)。形成源区22可以包括利用掩模46在沟道区26的顶部上形成源区(图4F)。
根据本介绍的实施方式，形成沟道区26、漂移区28、源区22和/或漏区24可以包括沉积沟道区26、漂移区28、源区22和/或漏区24。根据本介绍的实施方式，沟道区26、漂移区28、源区22和/或漏区24可以经由化学气相沉积来沉积，例如，掺杂金刚石的微波等离子体增强化学气相沉积(MWPECVD)。沉积沟道区26、漂移区28、源区22和/或漏区24可以包括与沉积掺杂剂(例如，p型或n型掺杂剂)同时地沉积金刚石。用于金刚石的合适的p型掺杂剂可包括硼。用于金刚石的合适的n型掺杂剂可包括氮和/或磷。
根据本介绍的实施方式，该工艺还可以包括在源区22上形成第一金属层。第一金属层可以使用光刻和金属化工艺来形成。
根据本介绍的实施方式，该工艺还可以包括从沟道区26的底部去除掩模46。去除掩模46可以包括去除掩模，使得暴露沟道区26的侧壁。
根据本介绍的实施方式，该工艺还可以包括在沟道区26上形成电介质层36(图4H)。形成电介质层36可包括在沟道区26的侧壁上形成电介质层。电介质层36可以是共形电介质层36。电介质层36可以使用共形沉积工艺来沉积。
根据本介绍的实施方式，该工艺还可以包括在源区22上和漂移区28上形成电介质层36。
根据本介绍的实施方式，该工艺还可以包括在电介质层36上形成导电栅极层或栅电极34(图4I)。形成栅电极34可以包括在形成于沟道区26上的电介质层36的一部分上形成栅电极34。栅电极34可以使用共形沉积工艺来沉积。
根据本介绍的实施方式，形成栅电极34可以包括在电介质层36的形成在源区22和漂移区28上的部分上形成栅电极34。
根据本介绍的实施方式，该工艺还可以包括从源区22和/或漂移区28去除栅电极34的一部分(图4J)。根据本介绍的实施方式，去除栅电极34的该部分可以包括去除栅电极34的该部分以暴露第一金属层38。导电栅极层(例如，栅极金属)被图案化，使得暴露源极金属38。根据本介绍的实施方式，该工艺还可以包括在漏区24上形成第二金属层/接触40(图4K)。相同的考虑适用于该实施方式和先前详述的实施方式的漏极接触的形成。
根据本介绍的实施方式，该工艺还可以包括形成晶体管12的阵列。
垂直金刚石晶体管可以是通过再生长工艺实现的MOSFET。
图5示出了垂直金刚石晶体管14的剖视图，其演示了垂直金刚石MOSFET的可行性，除了源区22不环绕沟道区26的顶部(即，不沿着沟道区26的顶部的垂直侧向下延伸)，由此源区22不比沟道区26宽之外，该垂直金刚石MOSFET可以与图1B所示的晶体管12相同。而且，诸如图5所例示的晶体管中的沟道可以从金刚石衬底中蚀刻出来。通过不将源区22环绕沟道区26的顶部，第一金属层38与源区22之间的接触电阻和/或源区22与沟道区26之间的接触电阻可以高于具有其他类似尺寸的如图1B所示的晶体管的对应接触电阻。
图6A至图6E示出了垂直金刚石晶体管(诸如图5所例示的晶体管14)的实际实施的图像。图6A示出了两个晶体管14的立面图，其分别在图片的左角和右角上具有源极接触焊盘，在图片的顶部中心上具有漏极接触焊盘，并且在图片的底部中心上具有栅极接触焊盘。栅极接触焊盘电连接到沿着一系列沟道脊(图片的中心)延伸的栅极金属条。图6B示出了在通过在脊的顶部上掺杂形成源区之后但在沿着脊形成栅极金属之前的诸如图5详述的晶体管14的沟道脊的端部的立面图。
图6C示出了在脊的顶部上形成源极金属层之后和在沿着脊形成栅极金属之后的晶体管14的两个沟道脊的立面图。在图片的底部可以看到栅极金属层电连接沿着沟道脊延伸的栅极金属条。
图6D示出了在诸如图6C所例示的结构的顶部上形成源极连接金属层(被钝化以便不使栅极金属层短路)之后的晶体管14的一个沟道脊的立面图。
图6E与图6A相同。
图7图形地例示了在室温下操作的晶体管(诸如当栅极电压从+2伏变为-40伏时的晶体管14)的传输特性。当栅极电压小于2V时，晶体管导通。当栅极电压为2V或更大时，晶体管截止。因此，根据本介绍的实施方式，晶体管可以具有大约2V的夹断电压。虽然在图7中示出了在操作期间可以向漏极施加100V，但是根据本介绍的实施方式，可以向漏极金属层40施加大于1kV。这是因为，例如，块状单晶(例如p型)金刚石可以具有大于2MV/cm的击穿场，这可以适用于作为高压开关(＞1kV)操作的晶体管。根据本介绍的实施方式，沟道区26的长度大于1μm的垂直金刚石晶体管可以在1至10GHz的操作频率下实现高功率操作。垂直金刚石晶体管14可以为高功率电子器件铺平道路。
现在已经根据专利法规的要求描述了本发明，本领域技术人员将理解如何对本发明进行改变和修改以满足其特定要求或条件。这种改变和修改可以在不脱离如本文公开的本发明的范围和精神的情况下进行。
如上所述，根据本介绍实施方式的晶体管可以根据其设计作为“常关”或“常开”晶体管操作。沟道区26的直径或第二宽度66以及栅极电介质36的厚度可以确定晶体管是常开还是常关。
根据本介绍的实施方式，晶体管可以是结型FET。在操作期间，空穴载流子可以分布在整个沟道区26中。当晶体管在累积方案中操作时，空穴气可形成在沟道区26与栅极电介质36之间的界面上。
为了例示和公开，根据法律的要求，呈现了示例性和优选实施方式的前述详细描述。不旨在穷尽也不将本发明限于所述的精确形式，而是仅使得本领域其他技术人员能够理解本发明如何适合于特定的用途或实施方案。修改例和变型例的可能性对于本领域技术人员将是明显的。示例性实施方式的描述不旨在限制，这些实施方式可以已包括公差、特征尺寸、特定操作条件、工程规范等，并且可以在实施方案之间变化或随着现有技术的变化而变化，并且不应从其暗示任何限制。申请人已经关于当前技术水平做出了本发明，但是还预期进展，并且未来的改编可以考虑这些进展，即根据当时的当前技术水平。如果适用，则预期本发明的范围由书面权利要求以及等同物来限定。对单数形式的权利要求元件的参照不旨在意指“一个且仅一个”，除非明确这样陈述。而且，不管本介绍中的元件、部件、方法或工艺步骤是否在权利要求中明确列举，该元件、部件或步骤都不旨在专用于公众。此处的权利要求元件都不在35U.S.C.第112章第六段的规定下解释，除非使用短语“用于…的装置”明确叙述该元件，并且本文的方法或工艺步骤均不在这些规定下进行解释，除非步骤使用短语“包括步骤……”明确叙述。

Claims (19)

1.一种垂直场效应晶体管(FET)，包括：
第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底的表面上；
所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在所述第一掺杂区上；以及
所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在所述第二掺杂区上；其中，
所述第一掺杂区具有沿着平行于所述衬底的所述表面的第一方向的第一宽度；
所述第二掺杂区具有沿着所述第一方向的第二宽度；
所述第三掺杂区具有沿着所述第一方向的第三宽度；
所述第二宽度小于所述第一宽度和所述第三宽度。
2.根据权利要求1所述的垂直FET，包括：
所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在所述第一掺杂区与所述第二掺杂区之间；
漏极金属层，该漏极金属层与所述第一掺杂区的一部分接触；以及
源极金属层，该源极金属层与所述第三掺杂区接触，其中，所述漏极金属层和所述源极金属层中的每一个在所述第一方向上具有大于所述第二宽度的接触宽度。
3.根据权利要求1所述的垂直FET，包括：
所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在所述第二掺杂区与所述第三掺杂区之间；
源极金属层，该源极金属层与所述第一掺杂区的一部分接触；以及
漏极金属层，该漏极金属层与所述第三掺杂区接触，其中，所述漏极金属层和所述源极金属层中的每一个在所述第一方向上具有大于所述第二宽度的接触宽度。
4.根据权利要求1所述的垂直FET，其中，所述第二掺杂区具有沿着垂直于所述衬底的所述表面的第二方向的侧壁；并且其中，栅极电介质覆盖所述侧壁。
5.根据权利要求4所述的垂直FET，其中，栅电极沿着所述侧壁覆盖所述栅极电介质的至少一部分。
6.根据权利要求1所述的垂直FET，其中，所述衬底由所述第一材料制成。
7.根据权利要求1所述的垂直FET，其中，所述第一掺杂具有大于所述第二掺杂的浓度；所述第三掺杂具有大于所述第二掺杂的浓度。
8.根据权利要求1所述的垂直FET，其中，所述第一材料包括金刚石。
9.根据权利要求8所述的垂直FET，其中，所述第一掺杂、所述第二掺杂和所述第三掺杂是p型掺杂。
10.根据权利要求8所述的垂直FET，其中，所述第一掺杂、所述第二掺杂和所述第三掺杂是n型掺杂。
11.一种垂直场效应晶体管(FET)，包括：
第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底上；
所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在所述第一掺杂区上；
所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在所述第二掺杂区上，从而在所述第二掺杂区与所述第三掺杂区之间形成接触面；其中，
所述第一掺杂区具有沿着平行于所述第二掺杂区与所述第三掺杂区之间的所述接触面的第一方向的第一宽度；
所述第二掺杂区具有沿着所述第一方向的第二宽度；
所述第三掺杂区具有沿着所述第一方向的第三宽度；
所述第二宽度小于所述第一宽度和所述第三宽度。
12.一种垂直场效应晶体管(FET)，包括：
第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底上；
所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在所述第一掺杂区上，从而在所述第一掺杂区与所述第二掺杂区之间形成第一接触面积；以及
所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在所述第二掺杂区上，从而在所述第二掺杂区与所述第三掺杂区之间形成第二接触面积；其中，
所述第二接触面积小于所述第一接触面积。
13.一种制造垂直场效应晶体管(FET)的方法，包括：
提供第一材料的第一掺杂区，所述第一掺杂区具有第一掺杂并形成在衬底的表面上；
提供所述第一材料的第二掺杂区，所述第二掺杂区具有第二掺杂并形成在所述第一掺杂区上；以及
提供所述第一材料的第三掺杂区，所述第三掺杂区具有第三掺杂并形成在所述第二掺杂区上；其中，
所述第一掺杂区具有沿着平行于所述衬底的所述表面的第一方向的第一宽度；
所述第二掺杂区具有沿着所述第一方向的第二宽度；
所述第三掺杂区具有沿着所述第一方向的第三宽度；
所述第二宽度小于所述第一宽度和所述第三宽度。
14.根据权利要求13所述的方法，还包括：
提供所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在所述第一掺杂区与所述第二掺杂区之间；
提供漏极金属层，该漏极金属层与所述第一掺杂区的一部分接触；以及
提供源极金属层，该源极金属层与所述第三掺杂区接触，其中，所述漏极金属层和所述源极金属层中的每一个在所述第一方向上具有大于所述第二宽度的接触宽度。
15.根据权利要求13所述的方法，包括：
提供所述第一材料的第四掺杂区，该第四掺杂区具有第四掺杂并形成在所述第二掺杂区与所述第三掺杂区之间；
提供源极金属层，该源极金属层与所述第一掺杂区的一部分接触；以及
提供漏极金属层，该漏极金属层与所述第三掺杂区接触，其中，所述漏极金属层和所述源极金属层中的每一个在所述第一方向上具有大于所述第二宽度的接触宽度。
16.根据权利要求13所述的方法，其中，所述第二掺杂区具有沿着垂直于所述衬底的表面的第二方向的侧壁；所述方法包括：用栅极电介质覆盖所述侧壁，以及用栅电极覆盖所述栅极电介质的至少一部分。
17.根据权利要求13所述的方法，其中，所述衬底由所述第一材料制成。
18.根据权利要求13所述的方法，其中，所述第一掺杂具有大于所述第二掺杂的浓度；所述第三掺杂具有大于所述第二掺杂的浓度。
19.根据权利要求13所述的方法，其中，所述第一材料包括金刚石。
CN202080098273.8A 2020-04-17 2020-04-17 垂直金刚石mosfet及其制造方法 Active CN115244711B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/851,378 US11569375B2 (en) 2020-04-17 2020-04-17 Vertical diamond MOSFET and method of making the same
PCT/US2020/028845 WO2021211139A1 (en) 2020-04-17 2020-04-17 Vertical diamond mosfet and method of making the same

Publications (2)

Publication Number Publication Date
CN115244711A true CN115244711A (zh) 2022-10-25
CN115244711B CN115244711B (zh) 2023-12-12

Family

ID=78082549

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080098273.8A Active CN115244711B (zh) 2020-04-17 2020-04-17 垂直金刚石mosfet及其制造方法

Country Status (4)

Country Link
US (1) US11569375B2 (zh)
EP (1) EP4136679A4 (zh)
CN (1) CN115244711B (zh)
WO (1) WO2021211139A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220173227A1 (en) * 2020-12-01 2022-06-02 Cree, Inc. Finfet power semiconductor devices
TWI809829B (zh) * 2022-02-07 2023-07-21 南亞科技股份有限公司 具有輪廓修飾子之半導體元件結構的製備方法
US11854832B2 (en) 2022-02-07 2023-12-26 Nanya Technology Corporation Semiconductor device structure having a profile modifier
US11894259B2 (en) 2022-02-07 2024-02-06 Nanya Technology Corporation Method for manufacturing the same having a profile modifier

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197152A1 (en) * 2005-03-01 2006-09-07 Kabushiki Kaisha Toshiba Semiconductor device
CN102738238A (zh) * 2011-04-15 2012-10-17 快捷韩国半导体有限公司 功率半导体器件及其制作方法
US20180151715A1 (en) * 2016-11-28 2018-05-31 Srabanti Chowdhury Diamond based current aperture vertical transistor and methods of making and using the same
WO2019191465A1 (en) * 2018-03-28 2019-10-03 Cornell University VERTICAL GALLIUM OXIDE (Ga2O3) POWER FETS

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5294814A (en) 1992-06-09 1994-03-15 Kobe Steel Usa Vertical diamond field effect transistor
US5391895A (en) * 1992-09-21 1995-02-21 Kobe Steel Usa, Inc. Double diamond mesa vertical field effect transistor
US6764884B1 (en) 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
JP4773716B2 (ja) * 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法
US7019344B2 (en) 2004-06-03 2006-03-28 Ranbir Singh Lateral drift vertical metal-insulator semiconductor field effect transistor
JP4582542B2 (ja) 2005-02-02 2010-11-17 株式会社神戸製鋼所 ダイヤモンド電界効果トランジスタ及びその製造方法
JP5157843B2 (ja) 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US8039301B2 (en) 2007-12-07 2011-10-18 The United States Of America As Represented By The Secretary Of The Navy Gate after diamond transistor
KR101009399B1 (ko) 2008-10-01 2011-01-19 주식회사 동부하이텍 Ｌｄｍｏｓ 트랜지스터 및 그 제조방법
JP5858933B2 (ja) * 2011-02-02 2016-02-10 ローム株式会社 半導体装置
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
US8349692B2 (en) 2011-03-08 2013-01-08 Globalfoundries Singapore Pte. Ltd. Channel surface technique for fabrication of FinFET devices
US8866214B2 (en) * 2011-10-12 2014-10-21 International Business Machines Corporation Vertical transistor having an asymmetric gate
JP5967572B2 (ja) 2012-08-17 2016-08-10 国立研究開発法人産業技術総合研究所 ダイヤモンド半導体装置及びその製造方法
CN104576383B (zh) 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
US9331204B2 (en) 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
US11018253B2 (en) 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
KR102513081B1 (ko) 2016-07-08 2023-03-24 삼성전자주식회사 반도체 장치
US10367086B2 (en) 2017-06-14 2019-07-30 Hrl Laboratories, Llc Lateral fin static induction transistor
JP6870547B2 (ja) * 2017-09-18 2021-05-12 株式会社デンソー 半導体装置およびその製造方法
US10699967B2 (en) * 2018-06-28 2020-06-30 International Business Machines Corporation Co-integration of high carrier mobility PFET and NFET devices on the same substrate using low temperature condensation
US11081546B2 (en) * 2019-04-17 2021-08-03 International Business Machines Corporation Isolation structure for stacked vertical transistors
US11056588B2 (en) * 2019-10-02 2021-07-06 International Business Machines Corporation Vertical transport field effect transistor with bottom source/drain
KR20210061198A (ko) * 2019-11-19 2021-05-27 삼성전자주식회사 반도체 구조체, 이를 포함하는 트랜지스터 및 트랜지스터의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197152A1 (en) * 2005-03-01 2006-09-07 Kabushiki Kaisha Toshiba Semiconductor device
CN102738238A (zh) * 2011-04-15 2012-10-17 快捷韩国半导体有限公司 功率半导体器件及其制作方法
US20180151715A1 (en) * 2016-11-28 2018-05-31 Srabanti Chowdhury Diamond based current aperture vertical transistor and methods of making and using the same
WO2019191465A1 (en) * 2018-03-28 2019-10-03 Cornell University VERTICAL GALLIUM OXIDE (Ga2O3) POWER FETS

Also Published As

Publication number Publication date
WO2021211139A1 (en) 2021-10-21
US11569375B2 (en) 2023-01-31
EP4136679A1 (en) 2023-02-22
US20210328052A1 (en) 2021-10-21
EP4136679A4 (en) 2024-01-17
CN115244711B (zh) 2023-12-12

Similar Documents

Publication Publication Date Title
CN115244711B (zh) 垂直金刚石mosfet及其制造方法
US10720425B2 (en) Laterally diffused metal oxide semiconductor device integrated with vertical field effect transistor
US9680002B2 (en) Semiconductor device with a variable-width vertical channel formed through a plurality of semiconductor layers
JP3216804B2 (ja) 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
TWI695507B (zh) 結晶多奈米片iii-v族通道場效電晶體及其製造方法
US20210013314A1 (en) Vertical gallium oxide (ga2o3) power fets
US8637930B2 (en) FinFET parasitic capacitance reduction using air gap
US9306019B2 (en) Integrated circuits with nanowires and methods of manufacturing the same
US20100264486A1 (en) Field plate trench mosfet transistor with graded dielectric liner thickness
US20050023619A1 (en) Method of forming a transistor having multiple channels and structure thereof
US9166049B2 (en) Method to enhance strain in fully isolated finFET structures
US9202919B1 (en) FinFETs and techniques for controlling source and drain junction profiles in finFETs
TW201729418A (zh) 通過閘極自對準接面改進接面分佈的取代體鰭式場效電晶體
US20170077301A1 (en) Methods of making source/drain regions positioned inside u-shaped semiconductor material using source/drain placeholder structures
CN115662992A (zh) 一种半导体器件及其制造方法
CN111668309A (zh) 具有扩散阻挡间隙件部分的场效应晶体管
US20190326324A1 (en) Semiconductor-on-insulator finfet devices with high thermal conductivity dielectrics
US20240113213A1 (en) Hybrid inserted dielecric gate-all-around device
US10290738B2 (en) Methods of forming epi semiconductor material on a recessed fin in the source/drain regions of a FinFET device
CN115732560A (zh) 一种环栅晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant