CN115241055A - 通过减少数量的cmp工艺可去除的简化载体 - Google Patents

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CN115241055A CN202210134129.6A CN202210134129A CN115241055A CN 115241055 A CN115241055 A CN 115241055A CN 202210134129 A CN202210134129 A CN 202210134129A CN 115241055 A CN115241055 A CN 115241055A
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Abstract

本公开涉及通过减少数量的CMP工艺可去除的简化载体。一种方法包括：将第一封装组件键合在复合载体上；以及在所述复合载体上执行第一抛光工艺以去除所述复合载体的基底载体。所述第一抛光工艺停止于所述复合载体的第一层上。执行第二抛光工艺以去除所述复合载体的第一层。所述第二抛光工艺停止于所述复合载体的第二层上。执行第三抛光工艺以去除所述复合载体中的多个层。所述多个层包括所述第二层，并且其中，所述第三抛光工艺停止于所述第一封装组件中的电介质层上。

Description

通过减少数量的CMP工艺可去除的简化载体
技术领域
本公开涉及通过减少数量的CMP工艺可去除的简化载体。
背景技术
在对集成电路的封装中，载体常常用作支撑机构，在其上放置并模制器件管芯。常规地，载体可以包括由适合于不同功能的不同材料形成的多个层。然而，由于不同材料的性质不同，可能需要多个CMP工艺来去除。常规载体可能需要五个CMP工艺来去除，每一个工艺用于一层材料。因此，制造成本很高。
发明内容
根据本公开的一个实施例，提供了一种形成半导体结构的方法，包括：将第一封装组件键合在第一复合载体上；对所述第一复合载体执行第一抛光工艺以去除所述第一复合载体的基底载体，其中，所述第一抛光工艺停止于所述第一复合载体的第一层上；执行第二抛光工艺以去除所述第一复合载体的第一层，其中，所述第二抛光工艺停止于所述第一复合载体的第二层上；以及执行第三抛光工艺以去除所述第一复合载体中的多个层，其中，所述多个层包括所述第二层，并且其中，所述第三抛光工艺停止于所述第一封装组件中的电介质层上。
根据本公开的另一实施例，提供了一种半导体结构，包括：复合载体，包括：硅基底载体；基于氧化物的层，位于所述硅基底载体之上；第一基于氮化物的层，位于所述基于氧化物的层之上；第二基于氮化物的层，位于所述第一基于氮化物的层之上；以及第三基于氮化物的层，位于所述第二基于氮化物的层之上，其中，所述第一基于氮化物的层的第一材料不同于所述第二基于氮化物的层的第二材料和所述第三基于氮化物的层的第三材料。
根据本公开的又一实施例，提供了一种半导体结构，包括：复合载体，包括：基底载体；氧化硅层，位于所述基底载体之上并接触所述基底载体；氮化硅层，位于所述氧化硅层之上并接触所述氧化硅层；第一氮氧化硅层，位于所述氮化硅层之上并接触所述氮化硅层；以及第二氮氧化硅层，位于所述第一氮氧化硅层之上并接触所述第一氮氧化硅层；以及封装组件，位于所述复合载体之上并键合到所述复合载体，其中，所述封装组件包括：第二氧化硅层，键合到所述第二氮氧化硅层。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式来最佳地理解本公开的各方面。要注意的是，根据行业的标准惯例，各种特征并未按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或减小。
图1-10、图11A、图11B、图11C和图12-19示出了根据一些实施例的形成复合载体和封装的中间阶段的截面图和透视图。
图20、图21、图22A、图22B、图22C和图23-27示出了根据一些实施例的形成复合载体和封装的中间阶段的截面图和透视图。
图28、图29A、图29B和图30-33示出了根据一些实施例的形成复合载体和封装的中间阶段的截面图和透视图。
图34示出了根据一些实施例的用于形成复合载体和使用该载体形成封装的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以重复各种示例中的附图标记和/或字母。该重复是为了简单和清楚的目的，其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下部”、“上方”、“之上”、“上”、“顶部”、“上部”等)，以易于描述如图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中处于除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中使用的空间相关描述符可以进行相应解释。
提供了一种复合载体及其形成方法。还示出了使用该复合载体形成封装的方法。根据本公开的一些实施例，复合载体包括硅晶圆、位于载体之上的第一层、以及位于第一层之上的第二多个层。第二多个层由相似的材料形成。可以在第二多个层中形成对准标记。可以将多个封装组件键合到载体，并且形成包括多个封装组件的封装。在形成封装之后，执行三个化学机械抛光(CMP)工艺，其中第一CMP工艺、第二CMP工艺和第三CMP工艺分别用于去除硅载体、第一层和第二多个层。通过形成具有相似材料的第二多个层，可以在相同的CMP工艺中去除第二多个层，从而降低制造成本。本文中讨论的实施例旨在提供示例，以使能够制作或使用本公开的主题，并且本领域的普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各种视图和说明性实施例中，使用类似的附图标记来标示类似的元件。尽管可以将方法实施例讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-10、图11A、图11B、图11C和图12-19示出了根据本公开的一些实施例的形成复合载体和使用该复合载体形成封装的中间阶段的截面图和透视图。相应的过程也被示意性地反映在图34中所示的工艺流程中。
图1至图7示出了根据本公开的一些实施例的形成复合载体的中间阶段的截面图。参考图1，提供了基底载体20。基底载体20可以是晶圆，其可以具有圆形的顶视图形状，如图11B中所示。基底载体20可以由与上覆封装组件40中的衬底42(图8)相同的材料形成，从而在随后的封装过程中，减少了由热膨胀系数(CTE)失配引起的翘曲。根据一些实施例，基底载体20可以由硅形成或包含硅，同时也可以使用诸如层压板、陶瓷、玻璃、硅酸盐玻璃等其他材料。根据一些实施例，整个基底载体20由均材料形成，其中没有与均质材料不同的其他材料。例如，整个基底载体20可以由硅(掺杂或未掺杂的)形成，并且其中没有金属区域、电介质区域等。
参考图2，在基底载体20上沉积层22。如图34中所示，相应的过程在工艺流程200中被示为过程202。层22由与基底载体20的材料不同的材料形成，从而在随后的CMP工艺中，层22可以用作CMP停止层。根据一些实施例，层22由电介质材料形成或包含电介质材料，电介质材料可以是基于氧化物的材料(也可以是基于氧化硅的)材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等。可以使用旋涂、可流动化学气相沉积(FCVD)等形成层22。根据本公开的替代实施例，通过对基底载体20进行氧化来形成层22以形成热氧化物层。根据本公开的又一些替代实施例，使用诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)等沉积方法形成层22。根据一些实施例，整个层22由均质材料形成，其中没有与均质材料不同的其他材料。
在沉积之后，可以例如通过CMP工艺或机械研磨工艺对层22进行平坦化。所产生的层22的厚度T1可以在约
Figure BDA0003504016950000041
至约
Figure BDA0003504016950000042
之间的范围内，但可以使用不同的厚度。
参考图3，在层22上沉积层24。如图34中所示，相应的过程在工艺流程200中被示为过程204。层24由与层22的材料不同的材料形成，从而层24可以是随后去除层22过程中的CMP停止层。此外，由于层24由不同于层22的材料形成，可以补偿去除层22过程中的不均匀性。层24的材料也可以不同于基底载体20的材料，从而在基底载体20(其较厚)的后续CMP工艺中，层24也可以用作层22中未能停止CMP工艺的CMP停止层。此外，层24的材料也不同于表面电介质键合层58(图15和16)的材料，从而在层24、26和32的后续CMP工艺中，如图16中所示，不会去除表面电介质键合层58。此外，层24可以充当层22和随后形成的层26(图4)之间的粘合层。根据一些实施例，整个层24由均质材料形成，其中没有与均质材料不同的其他材料。
层24可以由电介质材料形成或包含电介质材料，电介质材料可以是基于氮化物的材料，例如氮化硅，但层24也可以由其他材料形成或包含其他材料，例如氮氧化硅(SiON)。根据本公开的一些实施例，使用PECVD、CVD、LPCVD、ALD等形成层24。层24的厚度T2可以在约
Figure BDA0003504016950000051
至约
Figure BDA0003504016950000052
之间的范围内，但可以使用不同的厚度。
参考图4，在层24上沉积层26。如图34中所示，相应的过程在工艺流程200中被示为过程206。层26由与层24的材料相似的材料形成，从而可以在与后续CMP工艺中的层24相同的CMP工艺中去除层26。在另一方面，层26的材料也可以与层24的材料有一些不同，从而在形成对准标记时，如果开口28穿透层24，则层24可以用作形成开口28过程中的蚀刻停止层。此外，层26的材料也不同于表面电介质键合层58(图15和16)的材料，从而在如图16中所示的后续CMP工艺中，不会去除表面电介质键合层58。
根据一些实施例，层26由电介质材料形成或包含电介质材料，电介质材料可以是基于氮氧化物的材料，例如氧氮化硅(SiON)，但层26也可以由其他材料形成或包含其他材料，例如碳氧化硅(SiOC)、碳氮化硅(SiCN)等。根据本公开的一些实施例，使用PECVD、CVD、LPCVD、ALD等形成层26。层26的厚度T3可以在约
Figure BDA0003504016950000053
至约
Figure BDA0003504016950000054
之间，但可以使用不同的厚度。根据一些实施例，整个层26由均质材料形成，其中没有与均质材料不同的其他材料。
参考图5，在层26中形成开口28。如图34中所示，相应的过程在工艺流程200中被示为过程208。根据一些实施例，通过光刻和蚀刻来执行开口28的形成，其中可以施加光致抗蚀剂(未示出)并随后将其图案化，并且使用经图案化的光致抗蚀剂作为蚀刻掩模来蚀刻层26。开口28用于形成对准标记，并且根据对准标记的要求设计图案、尺寸、形状和位置。例如，开口28被布置为具有用于对准器的可区分的图案。根据一些实施例，形成开口28以部分地延伸到层26中。根据替代实施例，形成开口28以穿透层26，并且因此，暴露层24的顶表面。虚线29表示当开口28穿透层26时开口28底部部分的相应边缘。
图6示出了对准标记30的形成，对准标记30可以由金属、金属合金、金属化合物等形成，或包含金属、金属合金、金属化合物等，以增加对准标记30相对于周围材料的对比度。如图34中所示，相应的过程在工艺流程200中被示为过程210。根据一些实施例，对准标记30包括金属区域，该金属区域由铜、铜合金、钨、镍等形成或包含铜、铜合金、钨、镍等。可以在金属区域下面并内衬金属区域形成粘合层，也可以不形成该粘合层。粘合层可以由钛、氮化钛、钽、氮化钽等形成，或包含钛、氮化钛、钽、氮化钽等。形成过程可以包括：例如使用物理气相沉积(PVD)将粘合层(如果形成)沉积为共形层，在粘合区域之上沉积金属材料，并且然后执行CMP工艺以去除粘合层和金属材料的多余部分，从而在层26中留下对准标记30。
根据一些实施例，在层26中形成对准标记30，如图5中所示。根据替代实施例，可以在其他层中形成对准标记30，例如，在层24、22或基底层20中，或在随后形成的键合层32中，如图7中所示。
参考图7，在层24上沉积键合层32。如图34中所示，相应的过程在工艺流程200中被示为过程212。键合层32由与层24和26的材料相似的材料形成，从而可以在与后续CMP工艺中的层24和26相同的CMP工艺中去除键合层32。根据一些实施例，层32和26的材料彼此相同。因此，层32和层26之间可能存在或不存在可区分的界面。根据其他实施例，层32和26的材料彼此不同。此外，键合层32的材料也不同于表面电介质键合层58(图15和16)的材料，从而在如图16中所示的后续CMP工艺中，不会去除表面电介质键合层58。根据一些实施例，键合层32由电介质材料形成或包含电介质材料，电介质材料可以是基于氮氧化物的材料，例如氮氧化硅(SiON)。根据一些实施例，层26和键合层32由具有相同成分的相同材料形成，例如，两者均由具有相同Si、O和N原子百分比的SiON形成。根据替代实施例，层26和键合层32由具有相同元素(例如Si、O和N)的相似材料形成，而各元素的百分比彼此不同。例如，键合层32可以具有比层26更大的氧原子百分比(并且可能具有更低的氮原子百分比)，从而提高与电介质键合层58(图8)的键合强度，而仍可以在相同的CMP工艺中去除层26和键合层32。
根据本公开的一些实施例，使用PECVD、CVD、LPCVD、ALD等形成键合层32。键合层32的厚度T4可以在约
Figure BDA0003504016950000071
到约
Figure BDA0003504016950000072
之间的范围内，但可以使用不同的厚度。根据一些实施例，整个键合层32由均质材料形成，其中没有与均质材料不同的其他材料。键合层具有防止对准标记30氧化的功能。
根据一些实施例，层22、24、26和键合层32之间具有可区分的界面，而与它们的材料无关。根据替代实施例，层26和32之间不具有可区分的界面，而在所有其他相邻层之间形成可区分的界面。
如将在后续段落中讨论的，将使用相同的浆料在相同的CMP工艺中去除层24和26以及键合层32。这可以通过为层24和26以及键合层32选择适当的相似材料，并且还选择适当的浆料来实现，从而无论层24和26以及键合层32是由相同的材料还是不同的材料形成的，都可以在相同的CMP工艺中去除层24、26和32，而CMP可以停止于电介质键合层58(图16)上。例如，当层24由SiN形成，而层26和32由SiON形成时，层26和32中的氧原子百分比可以低于约20％，或低于约10％或约5％。根据一些实施例，层26和32中的氧原子百分比在约10％到约15％的范围内。在另一方面，在键合层32中加入一些氧可以提高键合层32和电介质键合层58(图8)之间的键合强度。层24、26和32的氮原子百分比值可以大于约70％，并且可以在约50％到约80％的范围内。
在整个描述中，基底载体20和上覆的层22、24、26和32统称为复合载体34，复合载体34可用于在封装过程中支撑封装组件。
参考图8，第1层(tier-1)封装组件40通过熔融键合而键合到复合载体34。如图34中所示，相应的过程在工艺流程200中被示为过程214。尽管示出了一个封装组件40，但可能存在彼此相同的多个封装组件40，如图11B中所示。多个封装组件40可以是物理上彼此分离的分立封装组件，并且如图8中所示的键合过程是芯片到晶圆键合。替代地，封装组件40可以位于未锯切的晶圆内，并且如图8中所示的键合过程是晶圆到晶圆键合。
根据一些实施例，封装组件40是器件管芯、其中封装有器件管芯的封装、包括被集成为系统的多个集成电路(或器件管芯)的片上系统(SoC)管芯等。封装组件40中的器件管芯可以是或可以包括逻辑管芯、存储器管芯、输入输出管芯、集成无源器件(IPD)等、或其组合。例如，封装组件40中的逻辑器件管芯可以是中央处理单元(CPU)管芯、图形处理单元(GPU)管芯、移动应用管芯、微控制单元(MCU)管芯、基带(BB)管芯、应用处理器(AP)管芯等。封装组件40中的存储器管芯可以包括静态随机存取存储器(SRAM)管芯、动态随机存取存储器(DRAM)管芯等。封装组件40中的器件管芯可以包括半导体衬底和互连结构。
根据一些实施例，封装组件40可以包括衬底42、位于衬底42表面处的集成电路器件44、以及穿透衬底42的衬底穿孔46。衬底42可以是半导体衬底，例如硅衬底。集成电路器件44可以包括有源器件、无源器件等。互连结构48位于封装组件40的前侧，并且包括金属线52和过孔54，金属线52和过孔54电连接到穿孔46和集成电路器件44。金属焊盘56可以是凸块下冶金(Under-Bump Metallurgies；UBM)，金属焊盘56电连接到穿孔46和集成电路器件44。穿孔46的顶部部分可以突出到衬底42的后表面(图示的顶部表面)之外，并且顶部部分位于电介质层59中。键合焊盘62电连接到穿孔46，并且位于电介质层60中。
电介质键合层58位于封装组件40的底部。电介质键合层58由与复合载体34中的层24、26和32的材料不同的材料形成或包含这些材料。根据一些实施例，电介质键合层58的材料可以包括O-Si-O键、Si-O-H键、N-Si-O键，并且可以包括SiO2、SiON等。可以意识到，可以交换键合层32和电介质键合层58的材料。键合层32和电介质键合层58可以包括其表面上的氧和OH键，其中OH键连接到硅原子。
根据一些实施例，电介质键合层58是由均质材料形成的单层。根据替代实施例，电介质键合层58是包括下层58A和上层58B的复合层。根据这些实施例，下层58A可以由与层24、26和32的材料相似或相同的材料形成，该材料与键合层32的键合强度高于与上层58B的键合强度。上层58B由与下层58A不同的材料形成，并且可用于停止键合层32和下层58A的CMP。例如，下层58A可以由SiN或SiON形成，而上层58B可以由SiO2形成。
根据一些实施例，封装组件40到复合载体34的键合包括：在包含氧(O2)和/或氮(N2)的工艺气体中预处理键合层32和58，执行预键合过程以将键合层32和58连接在一起，以及在预键合过程之后执行退火过程。根据一些实施例，在预键合过程期间，封装组件40与复合载体34接触，施加压力以将封装组件40紧靠复合载体34按压。预键合可以在室温(约20℃至约25℃)下执行，也可以使用更高的温度。
在预键合之后，执行退火过程。可以在键合层32和58之间形成Si-O-Si键，使得键合层32和58以高键合强度彼此键合。根据一些实施例，在约200℃至约350℃之间的温度下执行退火过程。退火持续时间可以在约30分钟至约60分钟之间的范围内。
图9示出了间隙填充材料(区域)64的沉积，以用于密封封装组件40。如图34中所示，相应的过程在工艺流程200中被示为过程216。根据封装组件40位于未锯切的晶圆中的一些实施例，可以跳过间隙填充过程。根据一些实施例，间隙填充区域64由无机材料形成或包含无机材料。例如，间隙填充区域64的形成可以包括沉积电介质内衬(其也是蚀刻停止层)以及在电介质内衬之上沉积电介质材料。电介质内衬可以是延伸到封装组件40的顶表面和侧壁的共形层。蚀刻停止层由与封装组件40的侧壁具有良好粘附力的电介质材料形成。根据本公开的一些实施例，蚀刻停止层由含氮化物的材料(例如，氮化硅)形成。蚀刻停止层的沉积可以包括共形沉积工艺，例如ALD或CVD。沉积在蚀刻停止层上的电介质材料可以由氧化硅形成或包含氧化硅。根据替代实施例，间隙填充区域64由模制化合物、环氧树脂、树脂和/或类似物形成。
参考图10，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺，以使封装组件40的后表面(图示的顶表面)与间隙填充区域64的顶表面齐平。如图34中所示，相应的过程在工艺流程200中被示为过程218。在暴露键合焊盘62和电介质层60之后停止平坦化工艺。在整个描述中，封装组件40和间隙填充区域64被统称为重构晶圆66。当在重构晶圆66的顶视图中观察时，间隙填充区域64包围相应的封装组件40。
图11A、图11B、图11C和图12示出了将第2层封装组件68键合到重构晶圆66的中间阶段的截面图和透视图。如图34中所示，相应的过程在工艺流程200中被示为过程220。尽管作为示例示出了包括两个封装组件68的一组封装组件68，但可以将多组封装组件68各自键合到重构晶圆66中的一个封装组件40。封装组件68与重构晶圆66的键合可以通过混合键合实现，其中形成了金属到金属直接键合(键合焊盘62和74之间)和电介质到电介质键合(例如，表面电介质层76和60之间的Si-O-Si键合)。此外，可以有单个或多个封装组件68键合到同一封装组件40。键合到同一封装组件40的多个封装组件68可以彼此相同或不同。
根据一些实施例，封装组件68包括其中的器件管芯，并且可以包括诸如内插件、封装、管芯堆叠等其他封装组件。根据一些实施例，封装组件68包括逻辑管芯、存储器管芯、独立无源器件(IPD)等。根据一些实施例，封装组件68包括半导体衬底70、集成电路器件72、焊盘74和电介质层76。
图11B示出了图示复合载体34、多个第一层(tier-1)封装组件40和多个第二层封装组件68的透视图。图11C示出了一个第一层封装组件40和键合于其上的相应的第二层封装组件68的放大图。
图12示出了间隙填充区域78中的封装组件68的间隙填充。如图34中所示，相应的过程在工艺流程200中被示为过程222。间隙填充区域78可以由(一种或多种)电介质材料形成或包含(一种或多种)电介质材料，这些电介质材料是从相同候选材料组中选择的，以用于形成间隙填充区域64。例如，间隙填充区域78可以包括电介质内衬(例如，SiN内衬)和位于电介质内衬之上的电介质区域(例如，SiO2区域)。替代地，间隙填充区域78可以包括模制化合物、环氧树脂、树脂等。执行平坦化工艺以使间隙填充区域78的顶表面与封装组件68的后表面齐平。
再次参考图12，在间隙填充区域78和封装组件68的顶部上沉积键合层80。根据一些实施例，键合层80由含硅电介质材料形成，该电介质材料可以选自于SiO2、SiON、SiN、SiOCN、SiCN、SiOC、SiC等。在整个描述中，包括封装组件40和68、间隙填充区域64和78以及键合层80的结构被统称为重构晶圆82。
参考图13，复合载体34’通过熔融键合而键合到重构晶圆82。如图34中所示，相应的过程在工艺流程200中被示为过程224。根据一些实施例，复合载体34’具有与复合载体34相似(或相同)的结构，并且包括基底载体20’、层22’、层24’、层26’、和键合层32’。基底载体20’、层22’、层24’、和层26’、以及键合层32’的材料可以分别选自于载体20、层22、层24、和层26、以及键合层32的候选材料组。因此，层24’、层26’、和键合层32’可以由相似的材料形成或包含相似的材料。基底载体20’、层22’、层24’、和层26’、以及键合层32’的材料也可以分别与载体20、层22、层24、和层26、以及键合层32的材料相同。
根据替代实施例，复合载体34’具有与复合载体34不同的结构。例如，基底载体20’、层22’、层24’、和层26’、以及键合层32’的材料可以选自于与相应的基底载体20、层22、层24、和层26、以及键合层32不同的候选材料组。根据一些实施例，层26’由与层24’和键合层32’的材料不同的材料形成。例如，层24’、26’和32’可以分别由SiN、SiO2和SiON形成。尽管这意味着，如果复合载体34’需要五个CMP过程来去除，其中基底载体20’、层22’、层24’、和层26’、以及键合层32’中的每一者都需要一个CMP工艺，但在复合载体34’未被去除时，这不会导致制造成本增加。
图14、图15和图16示出了用于去除复合载体34的三个CMP工艺。参考图14，执行第一CMP工艺84以去除基底载体20。如图34中所示，相应的过程在工艺流程200中被示为过程226。层22由与基底载体20的材料不同的材料形成。此外，选择合适的浆料以使在去除基底载体20的CMP速率显著大于去除层22的CMP速率。因此，第一CMP工艺84停止于层22上。接下来，参考图15，执行第二CMP工艺86以去除层22。如图34中所示，相应的过程在工艺流程200中被示为过程228。层24由与层22的材料不同的材料形成。此外，选择合适的浆料以使去除层22的CMP速率显著大于去除层24的CMP速率。因此，第二CMP工艺86停止于层24上。
参考图16，执行第三CMP工艺88以去除层24和26、键合层32和对准标记30。如图34中所示，相应的过程在工艺流程200中被示为过程230。层24和26以及键合层32由相似材料形成，其不同于键合层58的材料。此外，选择合适的浆料以使去除层24和26以及键合层32的CMP速率显著大于去除电介质键合层58的CMP速率，使得第三CMP工艺88停止于电介质键合层58上。在第一CMP工艺、第二CMP工艺和第三CMP工艺中使用的浆料可以彼此不同。
根据本公开的一些实施例，由于层24和26以及键合层32由相似的材料形成，因此使用三个CMP工艺来去除复合载体34。这不同于去除常规的复合载体，其中层26由与层24和键合层32不同的材料形成。因此，在去除常规复合载体的过程中，层24、26和32中的每一者都需要单独的CMP过程来去除，并且总共需要五个CMP工艺。
在上面讨论的示例性实施例中，电介质键合层58可以是由均质材料形成的单层，其在第三CMP工艺中保持未被去除。根据替代实施例，电介质键合层58包括充当键合层的下层58A和用于停止第三CMP工艺的上层58B。下层58B由与键合层32的材料相似的材料形成。上层58B由与下层58A和层24、26和32的材料不同的材料形成。因此，在第三CMP工艺中，还去除了下层58A以露出上层58B。所产生的结构也类似于图16中所示的结构。
图17示出了焊盘开口过程，其中在电介质键合层58中形成开口90以露出键合焊盘56。如图34中所示，相应的过程在工艺流程200中被示为过程232。根据一些实施例，通过光刻工艺形成开口90，并且蚀刻电介质键合层58以形成开口90，其中金属焊盘56暴露于开口90。
图18示出了电连接器92的形成。如图34中所示，相应的过程在工艺流程200中被示为过程234。根据一些实施例，电连接器92包括焊料区域，该焊料区域可以通过以下方式形成：将焊料球置于开口90中，然后将焊料球回流作为焊料区域。根据替代实施例，电连接器92包括可通过电镀形成的金属柱。
图18中所示的结构被称为重构晶圆94。可以执行分离过程以沿着划线96锯切重构晶圆94并形成彼此相同的分立封装94’。如图34中所示，相应的过程在工艺流程200中被示为过程236。每个分立封装94’包括复合载体34’的一部分。根据替代实施例，在分离过程之前，去除复合载体34’。可以通过三个CMP工艺执行去除。可以分别在第一CMP工艺和第二CMP工艺中去除基底载体20’和层22’。可以在第三CMP工艺中去除层24’、26’、32’。可以通过第三CMP工艺去除键合层80，或不去除键合层80。
图19示出了封装94’与封装组件98的键合，从而形成封装100。如图34中所示，相应的过程在工艺流程200中被示为过程238。封装组件98可以是封装衬底、内插件、封装等。底部填料102被分配在封装94’和封装组件98之间。根据一些实施例，封装100包括一块复合载体34’。根据封装组件40(图18)是未锯切的晶圆的部分的一些实施例，在所产生的封装100中，没有间隙填充区域64，并且封装组件40的边缘是封装100边缘的部分。可以意识到，这一块复合载体34’可以不包括对准标记30，因为对准标记30可能已在分离过程中被去除。根据已去除复合载体34’的替代实施例，可以露出衬底70的顶表面。
图20、图21、图22A、图22B、图22C和图23-27示出了根据本公开的替代实施例的形成封装的中间阶段的截面图。这些实施例类似于前面过程中所示的实施例，除了在每个封装中，是将两个第二层封装组件68键合到两个第一层封装组件40，而不是将两个第二层封装组件68键合到相同的第一层封装组件40。除非另有规定，否则这些实施例中的组件的材料、结构和形成过程基本上与在前面的实施例中由相同的附图标记表示的类似组件相同。因此，关于图20、图21、图22A、图22B、图22C和图23-27(以及随后讨论的图28、图29A、图29B和图30-33)中所示的组件的形成过程、结构和材料的细节可以在前面实施例的讨论中找到。
这些实施例的初始步骤基本上与图1至图7中所示的相同，其中形成复合载体34。接下来，如图20中所示，通过熔融键合将多个第1层封装组件40键合到复合载体34。封装组件40的结构基本上与参考图8讨论的相同，并且在此不再重复。接下来，如图21中所示，形成间隙填充区域64。由此形成重构晶圆66。
图22A示出了第2层封装组件68与下层的第1层封装组件40的键合。然后形成间隙填充区域78，接着形成键合层80。由此形成重构晶圆82。图22B示出了图示复合载体34、多个第1层封装组件40和多个封装组件68的透视图，每个封装组件68键合到下层的封装组件40。图22C示出了一组第一层封装组件40和键合于其上的相应的第二层封装组件68的放大图。
图23至图27示出了根据一些实施例的用于形成封装100的剩余过程。参考图13-19中所示的过程，可以找到这些过程和相应组件的细节，并且本文中不再重复这些细节。图23示出了复合载体34’与重构晶圆82的键合。图24、图25和图26分别示出了三个CMP工艺84、86和88，以用于去除复合载体34。图27示出了所产生的封装100。
图28、图29A、图29B和图30-33示出了根据本公开的一些实施例的形成封装的中间阶段的截面图和透视图。这些实施例类似于前面过程中所示的实施例，不同之处在于第1层和第2层封装组件是晶圆级封装组件，并且没有复合载体键合到第2层封装组件。
这些实施例的初始步骤基本上与图1至图7中所示的相同，其中形成复合载体34。接下来，如图28中所示，晶圆40’通过晶圆到晶圆键合(也通过熔融键合)而键合到复合载体34。晶圆40’在其中包括多个封装组件40，它们彼此相同，并且封装组件40可以是根据一些实施例的器件管芯。图28示出了代表晶圆40’的封装组件40之一。根据一些实施例，晶圆40周围没有间隙填充区域。根据替代实施例，形成间隙填充区域64以包围晶圆40’。因此，间隙填充区域64被示为虚线，以表示其可以形成也可以不形成。
图29A示出了晶圆68’与晶圆40’的键合。根据一些实施例，通过混合键合进行键合。晶圆68’可以是未锯切的器件晶圆或重构晶圆，其具有封装在其中的分立器件管芯。晶圆68’包括多个相同的封装组件68。图29B示出了显示复合载体34、晶圆40’和晶圆68’的透视图。
图30至图33示出了根据一些实施例的用于形成封装100的剩余过程。可以参考过程13-19找到这些过程和相应组件的细节，并且本文中不再重复细节。图30、图31和图32分别示出了三个CMP工艺84、86和88，以用于去除复合载体34。CMP工艺84、86和88的细节已经在前面讨论的实施例中讨论过，并且本文中不再重复。图33示出了所产生的封装100。
在以上示出的实施例中，根据本公开的一些实施例讨论了一些过程和特征，以形成三维(3D)封装。还可以包括其他特性和过程。例如，可以包括测试结构，以帮助3D封装或3D IC器件的验证测试。测试结构可以包括例如在再分配层中或在衬底上形成的测试焊盘，其允许测试3D封装或3D IC、使用探针和/或探针卡等。可以在中间结构和最终结构上执行验证测试。此外，本文中公开的结构和方法可以与包含已知良好管芯的中间验证的测试方法结合使用，以增加良率和降低成本。
本公开的实施例具有一些有利特征。复合载体的一些层使用与另一封装组件中的键合层材料不同的相似材料形成，该另一封装组件与重构晶圆键合。因此，复合载体的这些层可以在相同的CMP工艺中被去除。从而降低了制造成本。这些层的材料虽然相似，但也可能彼此有一些差异，以适应不同的要求，例如改善CMP停止能力和提高键合强度。
根据本公开的一些实施例，一种方法包括：将第一封装组件键合在第一复合载体上；对所述第一复合载体执行第一抛光工艺以去除所述第一复合载体的基底载体，其中，所述第一抛光工艺停止于所述第一复合载体的第一层上；执行第二抛光工艺以去除所述第一复合载体的第一层，其中，所述第二抛光工艺停止于所述第一复合载体的第二层上；以及执行第三抛光工艺以去除所述第一复合载体中的多个层，其中，所述多个层包括所述第二层，并且其中，所述第三抛光工艺停止于所述第一封装组件中的电介质层上。在一个实施例中，通过所述第三抛光工艺去除的所述多个层包括三个层。在一个实施例中，所述第三抛光工艺包括：去除所述第二层；去除第三层和所述第三层中的对准标记；以及去除实体键合到所述第一封装组件的第四层。在一个实施例中，所述第三层和所述第四层由与所述第二层的材料不同的同一材料形成，并且使用相同的浆料执行所述第三抛光工艺以去除所述第二层、所述第三层和所述第四层。在一个实施例中，所述第一抛光工艺、所述第二抛光工艺和所述第三抛光工艺中的每一者包括化学机械抛光工艺。在一个实施例中，所述方法还包括：将所述第一封装组件密封在第一密封件中，其中，所述第一密封件接触所述第一封装组件中的所述电介质层的侧壁，并且其中，所述第三抛光工艺露出所述第一密封件。在一个实施例中，所述方法还包括：将第二封装组件键合在所述第一封装组件上；将第二复合载体键合在所述第二封装组件之上；以及锯切所述第二复合载体以形成封装，其中，所述封装在其中包括所述第一封装组件、所述第二封装组件以及一块所述第二复合载体。在一个实施例中，所述第二复合载体与所述第一复合载体相同。在一个实施例中，所述第二复合载体和所述第一复合载体具有不同的结构。在一个实施例中，所述方法还包括：将器件晶圆键合在所述第一封装组件上；以及在所述第三抛光工艺之后，锯切所述器件晶圆以形成封装，其中，所述封装包括所述第一封装组件和所述器件晶圆中的器件管芯。
根据本公开的一些实施例，一种结构包括复合载体，该复合载体包括：硅基底载体；基于氧化物的层，位于所述硅基底载体之上；第一基于氮化物的层，位于所述基于氧化物的层之上；第二基于氮化物的层，位于所述第一基于氮化物的层之上；以及第三基于氮化物的层，位于所述第二基于氮化物的层之上，其中，所述第一基于氮化物的层的第一材料不同于所述第二基于氮化物的层的第二材料和所述第三基于氮化物的层的第三材料。在一个实施例中，所述硅基底载体、所述基于氧化物的层、所述第一基于氮化物的层和所述第三基于氮化物的层中的每一者是均质层。在一个实施例中，所述结构还包括所述第二基于氮化物的层中的对准标记。在一个实施例中，所述对准标记从所述第二基于氮化物的层的顶表面延伸到所述第二基于氮化物的层的顶表面和底表面之间的中间水平。在一个实施例中，所述对准标记穿透所述第二基于氮化物的层。在一个实施例中，所述第一基于氮化物的层、所述第二基于氮化物的层和所述第三基于氮化物的层之间具有可区分的界面。在一个实施例中，所述结构还包括封装组件，所述封装组件包括：键合到所述第三基于氮化物的层的表面电介质层，其中，所述表面电介质层和所述基于氧化物的层由相同的电介质材料形成。
根据本公开的一些实施例，一种结构包括复合载体，该复合载体包括：基底载体；氧化硅层，位于所述基底载体之上并接触所述基底载体；氮化硅层，位于所述氧化硅层之上并接触所述氧化硅层；第一氮氧化硅层，位于所述氮化硅层之上并接触所述氮化硅层；以及第二氮氧化硅层，位于所述第一氮氧化硅层之上并接触所述第一氮氧化硅层。该结构还包括封装组件，位于所述复合载体之上并键合到所述复合载体，其中，所述封装组件包括第二氧化硅层，键合到所述第二氮氧化硅层。在一个实施例中，所述封装组件还包括与所述氧化硅层间隔开的半导体衬底。在一个实施例中，所述封装组件还包括与所述氧化硅层实体接触的半导体衬底。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体结构的方法，包括：将第一封装组件键合在第一复合载体上；对所述第一复合载体执行第一抛光工艺以去除所述第一复合载体的基底载体，其中，所述第一抛光工艺停止于所述第一复合载体的第一层上；执行第二抛光工艺以去除所述第一复合载体的第一层，其中，所述第二抛光工艺停止于所述第一复合载体的第二层上；以及执行第三抛光工艺以去除所述第一复合载体中的多个层，其中，所述多个层包括所述第二层，并且其中，所述第三抛光工艺停止于所述第一封装组件中的电介质层上。
示例2是示例1所述的方法，其中，通过所述第三抛光工艺去除的所述多个层包括三个层。
示例3是示例2所述的方法，其中，所述第三抛光工艺包括：去除所述第二层；去除第三层和所述第三层中的对准标记；以及去除实体键合到所述第一封装组件的第四层。
示例4是示例3所述的方法，其中，所述第三层和所述第四层由与所述第二层的材料不同的同一材料形成，并且使用相同的浆料来执行所述第三抛光工艺以去除所述第二层、所述第三层和所述第四层。
示例5是示例1所述的方法，其中，所述第一抛光工艺、所述第二抛光工艺和所述第三抛光工艺中的每一者包括化学机械抛光工艺。
示例6是示例1所述的方法，还包括：将所述第一封装组件密封在第一密封件中，其中，所述第一密封件接触所述第一封装组件中的所述电介质层的侧壁，并且其中，所述第三抛光工艺使所述第一密封件露出。
示例7是示例1所述的方法，还包括：将第二封装组件键合在所述第一封装组件上；将第二复合载体键合在所述第二封装组件之上；以及锯切所述第二复合载体以形成封装，其中，所述封装在其中包括所述第一封装组件、所述第二封装组件以及一块所述第二复合载体。
示例8是示例7所述的方法，其中，所述第二复合载体与所述第一复合载体相同。
示例9是示例7所述的方法，其中，所述第二复合载体和所述第一复合载体具有不同的结构。
示例10是示例1所述的方法，还包括：将器件晶圆键合在所述第一封装组件上；以及在所述第三抛光工艺之后，锯切所述器件晶圆以形成封装，其中，所述封装包括所述第一封装组件和所述器件晶圆中的器件管芯。
示例11是一种半导体结构，包括：复合载体，包括：硅基底载体；基于氧化物的层，位于所述硅基底载体之上；第一基于氮化物的层，位于所述基于氧化物的层之上；第二基于氮化物的层，位于所述第一基于氮化物的层之上；以及第三基于氮化物的层，位于所述第二基于氮化物的层之上，其中，所述第一基于氮化物的层的第一材料不同于所述第二基于氮化物的层的第二材料和所述第三基于氮化物的层的第三材料。
示例12是示例11所述的结构，其中，所述硅基底载体、所述基于氧化物的层、所述第一基于氮化物的层和所述第三基于氮化物的层中的每一者是均质层。
示例13是示例11所述的结构，还包括：对准标记，位于所述第二基于氮化物的层中。
示例14是示例13所述的结构，其中，所述对准标记从所述第二基于氮化物的层的顶表面延伸到所述第二基于氮化物的层的顶表面和底表面之间的中间水平。
示例15是示例13所述的结构，其中，所述对准标记穿透所述第二基于氮化物的层。
示例16是示例11所述的结构，其中，所述第一基于氮化物的层、所述第二基于氮化物的层和所述第三基于氮化物的层之间具有可区分的界面。
示例17是示例11所述的结构，还包括封装组件，所述封装组件包括：表面电介质层，键合到所述第三基于氮化物的层，其中，所述表面电介质层和所述基于氧化物的层由相同的电介质材料形成。
示例18是一种半导体结构，包括：复合载体，包括：基底载体；氧化硅层，位于所述基底载体之上并接触所述基底载体；氮化硅层，位于所述氧化硅层之上并接触所述氧化硅层；第一氮氧化硅层，位于所述氮化硅层之上并接触所述氮化硅层；以及第二氮氧化硅层，位于所述第一氮氧化硅层之上并接触所述第一氮氧化硅层；以及封装组件，位于所述复合载体之上并键合到所述复合载体，其中，所述封装组件包括：第二氧化硅层，键合到所述第二氮氧化硅层。
示例19是示例18所述的结构，其中，所述封装组件还包括与所述氧化硅层间隔开的半导体衬底。
示例20是示例18所述的结构，其中，所述封装组件还包括与所述氧化硅层实体接触的半导体衬底。

Claims (10)

1.一种形成半导体结构的方法，包括：
将第一封装组件键合在第一复合载体上；
对所述第一复合载体执行第一抛光工艺以去除所述第一复合载体的基底载体，其中，所述第一抛光工艺停止于所述第一复合载体的第一层上；
执行第二抛光工艺以去除所述第一复合载体的第一层，其中，所述第二抛光工艺停止于所述第一复合载体的第二层上；以及
执行第三抛光工艺以去除所述第一复合载体中的多个层，其中，所述多个层包括所述第二层，并且其中，所述第三抛光工艺停止于所述第一封装组件中的电介质层上。
2.根据权利要求1所述的方法，其中，通过所述第三抛光工艺去除的所述多个层包括三个层。
3.根据权利要求2所述的方法，其中，所述第三抛光工艺包括：
去除所述第二层；
去除第三层和所述第三层中的对准标记；以及
去除实体键合到所述第一封装组件的第四层。
4.根据权利要求3所述的方法，其中，所述第三层和所述第四层由与所述第二层的材料不同的同一材料形成，并且使用相同的浆料来执行所述第三抛光工艺以去除所述第二层、所述第三层和所述第四层。
5.根据权利要求1所述的方法，其中，所述第一抛光工艺、所述第二抛光工艺和所述第三抛光工艺中的每一者包括化学机械抛光工艺。
6.根据权利要求1所述的方法，还包括：
将所述第一封装组件密封在第一密封件中，其中，所述第一密封件接触所述第一封装组件中的所述电介质层的侧壁，并且其中，所述第三抛光工艺使所述第一密封件露出。
7.根据权利要求1所述的方法，还包括：
将第二封装组件键合在所述第一封装组件上；
将第二复合载体键合在所述第二封装组件之上；以及
锯切所述第二复合载体以形成封装，其中，所述封装在其中包括所述第一封装组件、所述第二封装组件以及一块所述第二复合载体。
8.根据权利要求7所述的方法，其中，所述第二复合载体与所述第一复合载体相同。
9.一种半导体结构，包括：
复合载体，包括：
硅基底载体；
基于氧化物的层，位于所述硅基底载体之上；
第一基于氮化物的层，位于所述基于氧化物的层之上；
第二基于氮化物的层，位于所述第一基于氮化物的层之上；以及
第三基于氮化物的层，位于所述第二基于氮化物的层之上，其中，所述第一基于氮化物的层的第一材料不同于所述第二基于氮化物的层的第二材料和所述第三基于氮化物的层的第三材料。
10.一种半导体结构，包括：
复合载体，包括：
基底载体；
氧化硅层，位于所述基底载体之上并接触所述基底载体；
氮化硅层，位于所述氧化硅层之上并接触所述氧化硅层；
第一氮氧化硅层，位于所述氮化硅层之上并接触所述氮化硅层；以及
第二氮氧化硅层，位于所述第一氮氧化硅层之上并接触所述第一氮氧化硅层；以及
封装组件，位于所述复合载体之上并键合到所述复合载体，其中，所述封装组件包括：
第二氧化硅层，键合到所述第二氮氧化硅层。
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