CN115223959A - 封装结构及其制作方法 - Google Patents

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CN115223959A CN202110431160.1A CN202110431160A CN115223959A CN 115223959 A CN115223959 A CN 115223959A CN 202110431160 A CN202110431160 A CN 202110431160A CN 115223959 A CN115223959 A CN 115223959A
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杨凯铭
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Abstract

本发明提供一种封装结构及其制作方法。封装结构包括重配置线路层、芯片组件、多个焊球及封装胶体。重配置线路层包括多个重配置线路、多个光敏介电层、多个导电通孔及多个芯片接垫。位于相对两最外侧的光敏介电层分别具有上表面及多个开口。芯片接垫位于上表面且通过导电通孔与重配置线路电性连接。开口暴露出部分重配置线路而定义出多个焊球接垫。重配置线路的线宽与线距从焊球接垫往芯片接垫的方向变小。芯片组件配置于芯片接垫上且包括具有不同尺寸的至少二个芯片。焊球分别配置于焊球接垫上，且封装胶体至少覆盖芯片组件。本发明因无须转板，因而可使得封装结构具有较佳的结构可靠度。

Description

封装结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，尤其涉及一种封装结构及其制作方法。
背景技术
现有技术中，在制作后芯片(chip-last，或称为RDL first)的扇出型面板级封装(fan out panel level package,FOPLP)时，是先在临时基板上制作重配置线路基板的细线路。接着，制作完重配置线路基板的一般线路之后，需将重配置线路基板从原先的临时基板转移至另一临时基板上，并且在芯片与重配置线路基板进行接合之前，解板(debond)原先的临时基板而露出芯片接垫来与芯片电性连接。然而，在转板的过程中，重配置线路基板容易产生不均匀的膨胀与收缩，进而影响后续产品的结构可靠度。
发明内容
本发明是针对一种封装结构，其可具有较佳的结构可靠度。
本发明还针对一种封装结构的制作方法，用以制作上述的封装结构。
根据本发明的实施例，封装结构包括重配置线路层、芯片组件、多个焊球以及封装胶体。重配置线路层包括多个重配置线路、多个光敏介电层、多个导电通孔以及多个芯片接垫。重配置线路与光敏介电层交替配置，导电通孔贯穿光敏介电层且电性连接重配置线路。位于相对两最外侧的光敏介电层中的一个具有上表面，芯片接垫位于上表面且通过导电通孔与重配置线路电性连接。位于相对两最外侧的光敏介电层中的另一个具有多个开口，开口暴露出部分重配置线路而定义出多个焊球接垫。重配置线路的线宽与线距从焊球接垫往芯片接垫的方向变小。芯片组件配置于芯片接垫上且电性连接芯片接垫，其中芯片组件中包括具有不同尺寸的至少两个芯片。焊球分别配置于焊球接垫上，且电性连接焊球接垫。封装胶体至少覆盖芯片组件。
在根据本发明的实施例的封装结构中，上述的重配置线路层包括第一重配置线路层、第二重配置线路层以及第三重配置线路层。重配置线路包括第一重配置线路、第二重配置线路以及第三重配置线路。光敏介电层包括第一光敏介电层、第二光敏介电层、第三光敏介电层以及第四光敏介电层。导电通孔包括多个第一导电通孔、多个第二导电通孔以及多个第三导电通孔。第一重配置线路层包括芯片接垫、第一重配置线路、第一光敏介电层以及贯穿第一光敏介电层的第一导电通孔。第一光敏介电层具有上表面，而芯片接垫通过第一导电通孔与第一重配置线路电性连接。第二重配置线路层包括第二重配置线路、第二光敏介电层以及贯穿第二光敏介电层的第二导电通孔。第二导电通孔电性连接第一重配置线路与第二重配置线路。第三重配置线路层包括第三重配置线路、第三光敏介电层、第四光敏介电层以及贯穿第三光敏介电层的第三导电通孔。第三导电通孔电性连接第二重配置线路与第三重配置线路。第四光敏介电层覆盖第三光敏介电层及第三重配置线路且具有开口。开口暴露出部分第三重配置线路而定义出焊球接垫。第三重配置线路的线宽与线距大于第二重配置线路的线宽与线距。第二重配置线路的线宽与线距大于第一重配置线路的线宽与线距。
在根据本发明的实施例的封装结构中，上述的第一重配置线路的线宽与线距分别为2微米。第二重配置线路的线宽与线距分别为5微米。第三重配置线路的线宽与线距分别为10微米。
在根据本发明的实施例的封装结构中，上述的第一重配置线路的厚度等于第二重配置线路的厚度，且第二重配置线路的厚度小于第三重配置线路的厚度。
在根据本发明的实施例的封装结构中，上述的第二导电通孔的深度等于第三导电通孔的深度，且第一导电通孔的深度小于第二导电通孔的深度。
在根据本发明的实施例的封装结构中，上述的封装胶体的周围切齐于第一重配置线路层的周围、第二重配置线路层的周围以及第三重配置线路层的周围。
在根据本发明的实施例的封装结构中，上述的封装结构还包括多个铜柱以及多个焊料。铜柱配置于芯片组件上且位于芯片组件与芯片接垫之间。焊料配置于铜柱上且位于铜柱与芯片接垫之间。
在根据本发明的实施例的封装结构中，上述的封装结构还包括底胶，配置于封装胶体与重配置线路层之间。底胶覆盖铜柱、焊料以及芯片接垫，且底胶的周围切齐于封装胶体的周围。
在根据本发明的实施例的封装结构中，上述的芯片组件包括处理器以及两存储器，且处理器的尺寸大于每一存储器的尺寸。
在根据本发明的实施例的封装结构中，上述的封装结构还包括电路板，配置于重配置线路层的下方，且芯片组件通过焊球与电路板电性连接。
根据本发明的实施例，封装结构的制作方法，其包括以下步骤。形成重配置线路层于暂时承载件上。重配置线路层包括多个重配置线路、多个光敏介电层、多个导电通孔以及多个芯片接垫。重配置线路与光敏介电层交替配置。导电通孔贯穿光敏介电层且电性连接重配置线路。位于相对两最外侧的光敏介电层中的一个具有上表面，且芯片接垫位于上表面且通过导电通孔与重配置线路电性连接。位于相对两最外侧的光敏介电层中的另一个直接贴附于暂时承载件上。配置芯片组件于芯片接垫上且电性连接芯片接垫，其中芯片组件中包括具有不同尺寸的至少两个芯片。形成封装胶体以至少覆盖芯片组件。移除暂时承载件于配置芯片组件于芯片接垫上之后，以暴露出位于相对两最外侧的光敏介电层中的另一个。形成多个开口于位于相对两最外侧的光敏介电层中的另一个，以暴露出部分重配置线路而定义出多个焊球接垫。重配置线路的线宽与线距从焊球接垫往芯片接垫的方向变小。分别形成多个焊球于焊球接垫上以电性连接焊球接垫。
在根据本发明的实施例的封装结构的制作方法中，上述的重配置线路层包括第一重配置线路层、第二重配置线路层以及第三重配置线路层。重配置线路包括第一重配置线路、第二重配置线路以及第三重配置线路。光敏介电层包括第一光敏介电层、第二光敏介电层、第三光敏介电层以及第四光敏介电层。导电通孔包括多个第一导电通孔、多个第二导电通孔以及多个第三导电通孔。形成重配置线路层于暂时承载件上的步骤，包括提供暂时承载件，暂时承载件包括基材以及位于基材上的离型膜。形成第三重配置线路层于暂时承载件上，第三重配置线路层包括第三重配置线路、第三光敏介电层、第四光敏介电层以及贯穿第三光敏介电层的第三导电通孔。第四光敏介电层覆盖第三光敏介电层及第三重配置线路。形成第二重配置线路层于第三重配置线路层上。第二重配置线路层包括第二重配置线路、第二光敏介电层以及贯穿第二光敏介电层的第二导电通孔。第二重配置线路与第三导电通孔同时形成。第三导电通孔电性连接第二重配置线路与第三重配置线路。形成第一重配置线路层于第二重配置线路层上。第一重配置线路层包括芯片接垫、第一重配置线路、第一光敏介电层以及贯穿第一光敏介电层的第一导电通孔。第一光敏介电层具有上表面，芯片接垫通过第一导电通孔与第一重配置线路电性连接。第一重配置线路与第二导电通孔同时形成。第二导电通孔电性连接第一重配置线路与第二重配置线路。芯片接垫与第一导电通孔同时形成。第三重配置线路的线宽与线距大于第二重配置线路的线宽与线距。第二重配置线路的线宽与线距大于第一重配置线路的线宽与线距。
在根据本发明的实施例的封装结构的制作方法中，上述的第一重配置线路的线宽与线距分别为2微米。第二重配置线路的线宽与线距分别为5微米。第三重配置线路的线宽与线距分别为10微米。
在根据本发明的实施例的封装结构的制作方法中，上述的第一重配置线路的厚度等于第二重配置线路的厚度，且第二重配置线路的厚度小于第三重配置线路的厚度。
在根据本发明的实施例的封装结构的制作方法中，上述的第二导电通孔的深度等于第三导电通孔的深度，且第一导电通孔的深度小于第二导电通孔的深度。
在根据本发明的实施例的封装结构的制作方法中，上述形成开口的步骤包括：对第四光敏介电层进行钻孔程序，而形成暴露出部分第三重配置线路的开口。
在根据本发明的实施例的封装结构的制作方法中，上述配置芯片组件于芯片接垫上之前，还包括形成多个铜柱于晶圆的至少两个芯片上，以及形成多个焊料于铜柱上。铜柱位于至少两个芯片与焊料之间。
在根据本发明的实施例的封装结构的制作方法中，上述的形成封装胶体以至少覆盖芯片组件之前，还包括形成底胶于重配置线路层上，以覆盖铜柱、焊料以及芯片接垫。
在根据本发明的实施例的封装结构的制作方法中，上述的芯片组件包括处理器以及两存储器，且处理器的尺寸大于每一存储器的尺寸。
在根据本发明的实施例的封装结构的制作方法中，上述的封装结构的制作方法还包括提供电路板于重配置线路层的下方，其中芯片组件通过焊球与电路板电性连接。
基于上述，在本发明的封装结构及其制作方法中，重配置线路层是形成于暂时承载件上，且此暂时承载件是在芯片组件配置于芯片接垫上之后才移除。换言之，本发明是先制作后续形成焊球接垫的重配置线路，而后才制作形成芯片接垫的重配置线路。因此，本发明无须转板，可使得封装结构具有较佳的结构可靠度。
附图说明
图1是依照本发明的一实施例的一种封装结构的俯视示意图；
图2A至图2Z是依照本发明的一实施例的一种封装结构的制作方法的剖面示意图；
图3是依照本发明的另一实施例的一种封装结构的剖面示意图。
附图标记说明
10:暂时承载件；
12:基材；
14:离型膜；
20:暂时承载件；
22:基材；
24:离型膜；
100a、100b:封装结构；
110:第一重配置线路层；
112:第一重配置线路；
114:第一光敏介电层；
115:开口；
116:第一导电通孔；
117:上表面；
118:芯片接垫；
120:第二重配置线路层；
122:第二重配置线路；
124:第二光敏介电层；
125:开口；
126:第二导电通孔；
130:第三重配置线路层；
132:第三重配置线路；
134:第三光敏介电层；
135:开口；
136:第三导电通孔；
138:第四光敏介电层；
139:开口；
140:处理器；
150:存储器；
160:底胶；
170:封装胶体；
180:焊球；
190:电路板；
C:铜柱；
D1、D2、D3:深度；
E1、E2:表面处理层；
M1:第一金属层；
M2:第二金属层；
M3:第三金属层；
M4:第四金属层；
P1:第一图案化光致抗蚀剂层；
P2:第二图案化光致抗蚀剂层；
P3:第三图案化光致抗蚀剂层；
P4:第四图案化光致抗蚀剂层；
S:焊料；
S1:第一种子层；
S2:第二种子层；
S3:第三种子层；
S4:第四种子层；
SP:焊球接垫；
T1、T2、T3、T4、T5:厚度；
RDL:重配置线路层。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1是依照本发明的一实施例的一种封装结构的俯视示意图。图2A至图2Z是依照本发明的一实施例的一种封装结构的制作方法的剖面示意图。须说明的是，图2A至图2Z是沿图1中的线I-I的剖面示意图。关于本实施例的封装结构的制作方法，首先，请参考图2S，形成重配置线路层RDL于暂时承载件10上，其中重配置线路层RDL包括第一重配置线路层110、第二重配置线路层120以及第三重配置线路层130。
详细来说，请参考图2A，提供暂时承载件10，其中暂时承载件10包括基材12以及位于基材12上的离型膜14。基材12例如是玻璃基材，但不以此为限。紧接着，形成第四光敏介电层138及其上的第一种子层S1于暂时承载件10的离型膜14上。
接着，请参考图2B，形成第一图案化光致抗蚀剂层P1于第一种子层S1上，其中第一图案化光致抗蚀剂层P1暴露出部分第一种子层S1。
接着，请参考图2C，以第一图案化光致抗蚀剂层P1作为电镀罩幕，电镀第一金属层M1于未配置第一图案化光致抗蚀剂层P1的第一种子层S1上。
接着，请同时参考图2C与图2D，移除第一图案化光致抗蚀剂层P1及其下方的第一种子层S1，而暴露出部分第四光敏介电层138，且形成第三重配置线路132。
接着，请参考图2E，形成第三光敏介电层134于第三重配置线路132及被暴露出的第四光敏介电层138上。此处，第三光敏介电层134具有多个开口135，其中开口135暴露出部分第三重配置线路132。
接着，请参考图2F，形成第二种子层S2于第三光敏介电层134上，其中第二种子层S2覆盖第三光敏介电层134以及开口135的内壁。
接着，请参考图2G，形成第二图案化光致抗蚀剂层P2于第二种子层S2上，其中第二图案化光致抗蚀剂层P2暴露出部分第二种子层S2。
接着，请参考图2H，以第二图案化光致抗蚀剂层P2作为电镀罩幕，电镀第二金属层M2于未配置第二图案化光致抗蚀剂层P2的第二种子层S2上。
接着，请同时参考图2H以及图2I，移除第二图案化光致抗蚀剂层P2及其下方的第二种子层S2，而暴露出部分第三光敏介电层134，且形成位于开口135中的多个第三导电通孔136以及位于第三光敏介电层134上的第二重配置线路122。此处，第三导电通孔136与第二重配置线路122同时形成，且第三导电通孔136电性连接第三重配置线路132以及第二重配置线路122。至此，已形成第三重配置线路层130于暂时承载件10上，其中第三重配置线路层130包括第三重配置线路132、第三光敏介电层134、贯穿第三光敏介电层134的第三导电通孔136以及覆盖第三光敏介电层134及第三重配置线路132的第四光敏介电层138。
特别是，在本实施例中，第三重配置线路132的线宽与线距大于第二重配置线路122的线宽与线距。较佳地，第二重配置线路122的线宽与线距例如分别为5微米，而第三重配置线路132的线宽与线距例如分别为10微米。再者，第二重配置线路122的厚度T2小于第三重配置线路132的厚度T3，其中第二重配置线路122的厚度T2例如是2.5微米，而第三重配置线路132的厚度T3例如是8微米。此外，第三导电通孔136的深度D3例如是6.5微米。
接着，请参考图2J，形成第二光敏介电层124于第二重配置线路122及被暴露出的第三光敏介电层134上。此处，第二光敏介电层124具有多个开口125，其中开口125暴露出部分第二重配置线路122。
接着，请参考图2K，形成第三种子层S3于第二光敏介电层124上，其中第三种子层S3覆盖第二光敏介电层124以及开口125的内壁。
接着，请参考图2L，形成第三图案化光致抗蚀剂层P3于第三种子层S3上，其中第三图案化光致抗蚀剂层P3暴露出部分第三种子层S3。
接着，请参考图2M，以第三图案化光致抗蚀剂层P3作为电镀罩幕，电镀第三金属层M3于未配置第三图案化光致抗蚀剂层P3的第三种子层S3上。
接着，请同时参考图2M以及图2N，移除第三图案化光致抗蚀剂层P3及其下方的第三种子层S3，而暴露出部分第二光敏介电层124，且形成位于开口125中的多个第二导电通孔126以及位于第二光敏介电层124上的第一重配置线路112。此处，第二导电通孔126与第一重配置线路112同时形成，且第二导电通孔126电性连接第二重配置线路122以及第一重配置线路112。至此，已形成第二重配置线路层120于第三重配置线路层130上，其中第二重配置线路层120包括第二重配置线路122、第二光敏介电层124以及贯穿第二光敏介电层124的第二导电通孔126。
特别是，第二重配置线路122的线宽与线距大于第一重配置线路112的线宽与线距。较佳地，第一重配置线路112的线宽与线距例如分别为2微米。再者，第一重配置线路112的厚度T1等于第二重配置线路122的厚度T2，意即第一重配置线路112的厚度T2为2.5微米。此外，第二导电通孔126的深度D2等于第三导电通孔136的深度D3，意即第二导电通孔126的深度D2例如是6.5微米。
接着，请参考图2O，形成第一光敏介电层114于第一重配置线路112及被暴露出的第二光敏介电层124上。此处，第一光敏介电层114具有多个开口115，其中开口115暴露出部分第一重配置线路112。
接着，请参考图2P，形成第四种子层S4于第一光敏介电层114上，其中第四种子层S4覆盖第一光敏介电层114以及开口115的内壁。
接着，请参考图2Q，形成第四图案化光致抗蚀剂层P4于第四种子层S4上，其中第四图案化光致抗蚀剂层P4暴露出部分第四种子层S4。
接着，请参考图2R，以第四图案化光致抗蚀剂层P4作为电镀罩幕，电镀第四金属层M4于未配置第四图案化光致抗蚀剂层P4的第四种子层S4上。
接着，请同时参考图2R以及图2S，移除第四图案化光致抗蚀剂层P4及其下方的第四种子层S4，而暴露出部分第一光敏介电层114，且形成位于开口115中的多个第一导电通孔116以及位于第一光敏介电层114上的多个芯片接垫118。此处，第一导电通孔116与芯片接垫118同时形成，且第一导电通孔116电性连接第一重配置线路112以及芯片接垫118。特别是，第一导电通孔116的深度D1小于第二导电通孔126的深度D2，其中第一导电通孔116的深度D1例如是5微米。芯片接垫118的尺寸例如是35微米，而芯片接垫118的厚度T4例如是8微米。至此，已形成第一重配置线路层110于第二重配置线路层120上，其中第一重配置线路层110包括第一重配置线路112、第一光敏介电层114、贯穿第一光敏介电层114的第一导电通孔116以及芯片接垫118。
接着，请参考图2T，形成表面处理层E1于芯片接垫118上，以保护芯片接垫118，避免产生氧化。此处，表面处理层E1的材质例如是化镍钯浸金(ENEPIG)、有机保焊剂(organicsolderability preservatives,OSP)或无电镀镍浸金(Electroless Nickel ImmersionGold，ENIG)，但并不以此为限。
接着，请同时参考图1与图2U，配置芯片组件于芯片接垫118上，其中芯片组件包括处理器140以及两存储器150，而处理器140的尺寸大于存储器150的尺寸。此处，处理器140的尺寸例如是10毫米X10毫米，而存储器150的尺寸例如是5毫米X 7毫米，且处理器140与存储器150是应用于移动应用程序的应用芯片组。更进一步来说，配置芯片组件于芯片接垫118上之前，先形成多个铜柱C于晶圆的处理器140及存储器150上。紧接着，再形成多个焊料S于铜柱C上，其中铜柱C位于焊料S与处理器140及存储器150之间。之后，处理器140及存储器150通过铜柱C上的焊料S而接合于位于芯片接垫118上的表面处理层E1上，而使处理器140及存储器150与芯片接垫118电性连接。
须说明的是，于一实施例中，晶圆切割成芯片是在形成铜柱C与焊料S之后，因此铜柱C与焊料S形成在未单体化前的晶圆上可称为晶圆凸点(wafer bumping)。单体化晶圆而形成各自独立的芯片(如处理器140、存储器150)时，即可直接通过焊料S而组装于芯片接垫118上。于另一实施例中，晶圆切割成芯片亦可以是在形成铜柱C与焊料S之前，此仍属于本发明所欲保护的范围。
接着，请参考图2V，形成底胶160于重配置线路层RDL上，以覆盖铜柱C、焊料S、表面处理层E1以及芯片接垫118。紧接着，形成封装胶体170以至少覆盖处理器140与存储器150，其中封装胶体170覆盖处理器140、存储器150以及底胶160。
接着，请同时参考图2V以及图2W，移除暂时承载件10而暴露出第四光敏介电层138，其中移除暂时承载件10的方式例如是通过激光解板(laser debond)，而暴露出第四光敏介电层138。此处，在移除暂时承载件10之前，可选择性地设置暂时承载件20于封装胶体170上，以增加整体的结构强度，其中暂时承载件20包括基材22以及位于基材22上的离型膜24。
接着，请参考图2X，对第四光敏介电层138进行钻孔程序，而形成暴露出部分第三重配置线路132的开口139。紧接着，以蚀刻的方式，移除开口139所暴露出的第三重配置线路层132中的第一种子层S1(请参考图2A)，而暴露出部分第一金属层M1(请参考图2C)，以定义出多个焊球接垫SP。此处，第四光敏介电层138可视为防焊层，而钻孔程序例如是二氧化碳激光钻孔，但不以此为限。较佳地，第四光敏介电层138的厚度T5例如是5微米，而开口139的孔径例如是245微米至250微米。
接着，请参考图2Y，形成表面处理层E2于焊球接垫SP上，以保护焊球接垫SP，避免产生氧化。此处，表面处理层E2的材质例如是化镍钯浸金(ENEPIG)、有机保焊剂(OSP)或无电镀镍浸金(ENIG)，但并不以此为限。
之后，请同时参考图2Y以及图2Z，分别形成多个焊球180于焊球接垫SP的表面处理层E2上以电性连接焊球接垫SP。最后，若有设置暂时承载件20，则可移除暂时承载件20，而暴露出封装胶体170，其中移除暂时承载件20的方法例如是剥离离型膜24，而暴露出封装胶体170。至此，已完成封装结构100a的制作。
在结构上，请再参考图2Z，本实施例的封装结构100a包括重配置线路层RDL、芯片组件、焊球180以及封装胶体170。重配置线路层RDL包括多个重配置线路、多个光敏介电层、多个导电通孔以及多个芯片接垫118，其中重配置线路与光敏介电层交替配置，而导电通孔贯穿光敏介电层且电性连接重配置线路。进一步来说，重配置线路层RDL包括第一重配置线路层110、第二重配置线路层120以及第三重配置线路层130。重配置线路包括第一重配置线路112、第二重配置线路122以及第三重配置线路132。光敏介电层包括第一光敏介电层114、第二光敏介电层124、第三光敏介电层134以及第四光敏介电层138。导电通孔包括第一导电通孔116、第二导电通孔126以及第三导电通孔136。第一重配置线路层110包括芯片接垫118、第一重配置线路112、第一光敏介电层114以及贯穿第一光敏介电层114的第一导电通孔116。第一光敏介电层114具有上表面117，而芯片接垫118通过第一导电通孔116与第一重配置线路112电性连接。第二重配置线路层120包括第二重配置线路122、第二光敏介电层124以及贯穿第二光敏介电层124的第二导电通孔126。第二导电通孔126电性连接第一重配置线路112与第二重配置线路122。第三重配置线路层130包括第三重配置线路132、第三光敏介电层134、第四光敏介电层138以及贯穿第三光敏介电层134的第三导电通孔136。第三导电通孔136电性连接第二重配置线路122与第三重配置线路132。第四光敏介电层138覆盖第三光敏介电层134及第三重配置线路132且具有开口139。开口139暴露出部分第三重配置线路132而定义出焊球接垫SP。此处，重配置线路层RDL位于相对两最外侧的光敏介电层分别是第一光敏介电层114以及第四光敏介电层138，其中第一光敏介电层114具有上表面117，而第四光敏介电层138具有开口139。
特别是，在本实施例中，重配置线路的线宽与线距从焊球接垫SP往芯片接垫118的方向变小。意即，第三重配置线路132的线宽与线距大于第二重配置线路122的线宽与线距，而第二重配置线路122的线宽与线距大于第一重配置线路112的线宽与线距。较佳地，第一重配置线路112的线宽与线距例如分别为2微米，而第二重配置线路122的线宽与线距例如分别为5微米，且第三重配置线路的线宽与线距例如分别为10微米。再者，第一重配置线路112的厚度T1等于第二重配置线路122的厚度T2，且第二重配置线路122的厚度T2小于第三重配置线路132的厚度T3。此外，第二导电通孔126的深度D2等于第三导电通孔136的深度D3，且第一导电通孔116的深度D1小于第二导电通孔126的深度D2。
请再参考图2Z，芯片组件配置于芯片接垫118上且电性连接芯片接垫118，其中芯片组件包括处理器140以及存储器150，且处理器140的尺寸大于每一存储器150的尺寸。为了避免芯片接垫118产生氧化，本实施例的封装结构100a还包括表面处理层E1，配置于芯片接垫118上。再者，本实施例的封装结构100a还包括铜柱C以及焊料S，其中铜柱C配置于芯片组件上且位于芯片组件与芯片接垫118之间，而焊料S配置于铜柱C上且位于铜柱C与芯片接垫118之间。处理器140与存储器150通过铜柱C、焊料S以及表面处理层E1与芯片接垫118电性连接。为了保护铜柱C、焊料S、表面处理层E1以及芯片接垫118，本实施例的封装结构100a还可包括底胶160，以覆盖铜柱C、焊料S、表面处理层E1以及芯片接垫118。封装胶体170覆盖处理器140、存储器150以及底胶160，其中底胶160配置于封装胶体170与重配置线路层RDL之间，且底胶160的周围切齐于封装胶体170的周围。此处，封装胶体170的周围切齐于第一重配置线路层110的周围、第二重配置线路层120的周围以及第三重配置线路层130的周围。此外，焊球180分别配置于焊球接垫SP上，且电性连接焊球接垫SP。
简言之，本实施例是先使重配置线路层RDL形成于暂时承载件10上，且此暂时承载件10是在芯片组件配置于芯片接垫118上之后才移除。也就是说，是先制作后续形成焊球接垫SP的第三重配置线路132，而后才制作形成芯片接垫118。因此，本实施例无须转板，可使得封装结构100a具有较佳的结构可靠度。再者，因为重配置线路层RDL是形成于暂时承载件10上，因此重配置线路层RDL可非常坚硬且平坦，因而可使得芯片组件与重配置线路层RDL之间的焊料S回流，可具有较高的产出率(high throughput)。此外，相较于现有的层叠封装(Package-On-Package，POP)，本实施例的芯片组件与重配置线路层RDL所形成的封装结构100a，因为不需叠层(即处理器140与存储器150可放置在同一基板上)，故可具有较低的制作成本、封装尺寸小，且整体的讯号传输路径变短会有较佳的性能表现。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图3是依照本发明的另一实施例的一种封装结构的剖面示意图。请同时参考图2Z与图3，本实施例的封装结构100a与上述的封装结构100b相似，两者的差异在于：在本实施例中，还包括提供电路板190于重配置线路层RDL的下方，其中处理器140与存储器150可通过焊球180与电路板190电性连接。
综上所述，本发明是先使重配置线路层形成于暂时承载件上，且此暂时承载件是在芯片组件配置于芯片接垫上之后才移除。也就是说，是先制作后续形成焊球接垫的第三重配置线路，而后才制作形成芯片接垫。因此，本发明无须转板，可使得封装结构具有较佳的结构可靠度。此外，因为重配置线路层是形成于暂时承载件上，因此重配置线路层可非常坚硬且平坦，因而可使得芯片组件与重配置线路层之间的焊料回流，可具有较高的产出率(high throughput)。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种封装结构，其特征在于，包括：
重配置线路层，包括多个重配置线路、多个光敏介电层、多个导电通孔以及多个芯片接垫，所述多个重配置线路与所述多个光敏介电层交替配置，所述多个导电通孔贯穿所述多个光敏介电层且电性连接所述多个重配置线路，其中位于相对两最外侧的所述多个光敏介电层中的一个具有上表面，所述多个芯片接垫位于所述上表面且通过所述多个导电通孔与所述多个重配置线路电性连接，而位于相对两最外侧的所述多个光敏介电层中的另一个具有多个开口，所述多个开口暴露出部分所述多个重配置线路而定义出多个焊球接垫，且所述多个重配置线路的线宽与线距从所述多个焊球接垫往所述多个芯片接垫的方向变小；
芯片组件，配置于所述多个芯片接垫上且电性连接所述多个芯片接垫，其中所述芯片组件中包括具有不同尺寸的至少两个芯片；
多个焊球，分别配置于所述多个焊球接垫上，且电性连接所述多个焊球接垫；以及
封装胶体，至少覆盖所述芯片组件。
2.根据权利要求1所述的封装结构，其特征在于，所述重配置线路层包括第一重配置线路层、第二重配置线路层以及第三重配置线路层，所述多个重配置线路包括第一重配置线路、第二重配置线路以及第三重配置线路，所述多个光敏介电层包括第一光敏介电层、第二光敏介电层、第三光敏介电层以及第四光敏介电层，所述多个导电通孔包括多个第一导电通孔、多个第二导电通孔以及多个第三导电通孔；
所述第一重配置线路层包括所述多个芯片接垫、所述第一重配置线路、所述第一光敏介电层以及贯穿所述第一光敏介电层的所述多个第一导电通孔，所述第一光敏介电层具有所述上表面，所述多个芯片接垫通过所述多个第一导电通孔与所述第一重配置线路电性连接；
所述第二重配置线路层包括所述第二重配置线路、所述第二光敏介电层以及贯穿所述第二光敏介电层的所述多个第二导电通孔，所述多个第二导电通孔电性连接所述第一重配置线路与所述第二重配置线路；
所述第三重配置线路层包括所述第三重配置线路、所述第三光敏介电层、所述第四光敏介电层以及贯穿所述第三光敏介电层的所述多个第三导电通孔，所述多个第三导电通孔电性连接所述第二重配置线路与所述第三重配置线路，所述第四光敏介电层覆盖所述第三光敏介电层及所述第三重配置线路且具有所述多个开口，所述多个开口暴露出部分所述第三重配置线路而定义出所述多个焊球接垫，
其中，所述第三重配置线路的线宽与线距大于所述第二重配置线路的线宽与线距，且所述第二重配置线路的线宽与线距大于所述第一重配置线路的线宽与线距。
3.根据权利要求2所述的封装结构，其特征在于，所述第一重配置线路的线宽与线距分别为2微米，而所述第二重配置线路的线宽与线距分别为5微米，且所述第三重配置线路的线宽与线距分别为10微米。
4.根据权利要求2所述的封装结构，其特征在于，所述第一重配置线路的厚度等于所述第二重配置线路的厚度，且所述第二重配置线路的厚度小于所述第三重配置线路的厚度。
5.根据权利要求2所述的封装结构，其特征在于，所述多个第二导电通孔中的每一个的深度等于所述第三导电通孔的深度，且所述第一导电通孔的深度小于所述第二导电通孔的深度。
6.根据权利要求2所述的封装结构，其特征在于，所述封装胶体的周围切齐于所述第一重配置线路层的周围、所述第二重配置线路层的周围以及所述第三重配置线路层的周围。
7.根据权利要求1所述的封装结构，其特征在于，还包括：
多个铜柱，配置于所述芯片组件上，且位于所述芯片组件与所述多个芯片接垫之间；以及
多个焊料，配置于所述多个铜柱上，且位于所述多个铜柱与所述多个芯片接垫之间。
8.根据权利要求7所述的封装结构，其特征在于，还包括：
底胶，配置于所述封装胶体与所述重配置线路层之间，其中所述底胶覆盖所述多个铜柱、所述多个焊料以及所述多个芯片接垫，且所述底胶的周围切齐于所述封装胶体的周围。
9.根据权利要求1所述的封装结构，其特征在于，所述芯片组件包括处理器以及两存储器，且所述处理器的尺寸大于所述两存储器中的每一个的尺寸。
10.根据权利要求1所述的封装结构，其特征在于，还包括：
电路板，配置于所述重配置线路层的下方，且所述芯片组件通过所述多个焊球与所述电路板电性连接。
11.一种封装结构的制作方法，其特征在于，包括：
形成重配置线路层于暂时承载件上，所述重配置线路层包括多个重配置线路、多个光敏介电层、多个导电通孔以及多个芯片接垫，所述多个重配置线路与所述多个光敏介电层交替配置，所述多个导电通孔贯穿所述多个光敏介电层且电性连接所述多个重配置线路，其中位于相对两最外侧的所述多个光敏介电层中的一个具有上表面，且所述多个芯片接垫位于所述上表面且通过所述多个导电通孔与所述多个重配置线路电性连接，而位于相对两最外侧的所述多个光敏介电层中的另一个直接贴附于所述暂时承载件上；
配置芯片组件于所述多个芯片接垫上且电性连接所述多个芯片接垫，其中所述芯片组件中包括具有不同尺寸至少两个芯片；
形成封装胶体以至少覆盖所述芯片组件；
移除所述暂时承载件于配置所述芯片组件于所述多个芯片接垫上之后，以暴露出位于相对两最外侧的所述多个光敏介电层中的所述另一个；
形成多个开口于位于相对两最外侧的所述多个光敏介电层中的所述另一个，以暴露出部分所述多个重配置线路而定义出多个焊球接垫，其中所述多个重配置线路的线宽与线距从所述多个焊球接垫往所述多个芯片接垫的方向变小；以及
分别形成多个焊球于所述多个焊球接垫上以电性连接所述多个焊球接垫。
12.根据权利要求11所述的封装结构的制作方法，其特征在于，所述重配置线路层包括第一重配置线路层、第二重配置线路层以及第三重配置线路层，所述多个重配置线路包括第一重配置线路、第二重配置线路以及第三重配置线路，所述多个光敏介电层包括第一光敏介电层、第二光敏介电层、第三光敏介电层以及第四光敏介电层，所述多个导电通孔包括多个第一导电通孔、多个第二导电通孔以及多个第三导电通孔，形成所述重配置线路层于所述暂时承载件上的步骤，包括：
提供所述暂时承载件，所述暂时承载件包括基材以及位于所述基材上的离型膜；
形成所述第三重配置线路层于所述暂时承载件上，所述第三重配置线路层包括所述第三重配置线路、所述第三光敏介电层、所述第四光敏介电层以及贯穿所述第三光敏介电层的所述多个第三导电通孔，且所述第四光敏介电层覆盖所述第三光敏介电层及所述第三重配置线路；
形成所述第二重配置线路层于所述第三重配置线路层上，所述第二重配置线路层包括所述第二重配置线路、所述第二光敏介电层以及贯穿所述第二光敏介电层的所述多个第二导电通孔，所述第二重配置线路与所述多个第三导电通孔同时形成，且所述多个第三导电通孔电性连接所述第二重配置线路与所述第三重配置线路；以及
形成所述第一重配置线路层于所述第二重配置线路层上，所述第一重配置线路层包括所述多个芯片接垫、所述第一重配置线路、所述第一光敏介电层以及贯穿所述第一光敏介电层的所述多个第一导电通孔，所述第一光敏介电层具有所述上表面，所述多个芯片接垫通过所述多个第一导电通孔与所述第一重配置线路电性连接，所述第一重配置线路与所述多个第二导电通孔同时形成，且所述多个第二导电通孔电性连接所述第一重配置线路与所述第二重配置线路，而所述多个芯片接垫与所述多个第一导电通孔同时形成；
其中，所述第三重配置线路的线宽与线距大于所述第二重配置线路的线宽与线距，且所述第二重配置线路的线宽与线距大于所述第一重配置线路的线宽与线距。
13.根据权利要求12所述的封装结构的制作方法，其特征在于，所述第一重配置线路的线宽与线距分别为2微米，而所述第二重配置线路的线宽与线距分别为5微米，且所述第三重配置线路的线宽与线距分别为10微米。
14.根据权利要求12所述的封装结构的制作方法，其特征在于，所述第一重配置线路的厚度等于所述第二重配置线路的厚度，且所述第二重配置线路的厚度小于所述第三重配置线路的厚度。
15.根据权利要求12所述的封装结构的制作方法，其特征在于，所述第二导电通孔的深度等于所述第三导电通孔的深度，且所述第一导电通孔的深度小于所述第二导电通孔的深度。
16.根据权利要求12所述的封装结构的制作方法，其特征在于，形成所述多个开口的步骤包括：
对所述第四光敏介电层进行钻孔程序，而形成暴露出部分所述第三重配置线路的所述多个开口。
17.根据权利要求11所述的封装结构的制作方法，其特征在于，配置所述芯片组件于所述多个芯片接垫上之前，还包括：
形成多个铜柱于晶圆的所述至少两个芯片上；以及
多个焊料于所述多个铜柱上，其中所述多个铜柱位于所述至少两个芯片与所述多个焊料之间。
18.根据权利要求17所述的封装结构的制作方法，其特征在于，形成所述封装胶体以至少覆盖所述芯片组件之前，还包括：
形成底胶于所述重配置线路层上，以覆盖所述多个铜柱、所述多个焊料以及所述多个芯片接垫。
19.根据权利要求11所述的封装结构的制作方法，其特征在于，所述芯片组件包括处理器以及两存储器，且所述处理器的尺寸大于所述两存储器中的每一个的尺寸。
20.根据权利要求11所述的封装结构的制作方法，其特征在于，还包括：
提供电路板于所述重配置线路层的下方，其中所述芯片组件通过所述多个焊球与所述电路板电性连接。
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