CN115220561B - 一种多核soc调试的负载均衡电路及系统 - Google Patents

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Abstract

本申请提供了一种多核SOC调试的负载均衡电路及系统，可应用于系统级芯片SOC调试技术领域。包括控制电路、第一负载电路、第二负载电路、控制点和保护电路；控制电路控制第二负载电路在CPU处于运行状态时不导通，在CPU同时由运行状态切换为停止运行状态时导通。通过设置第二负载电路，并利用控制电路控制第二负载电路在CPU同时由运行状态切换为停止运行状态时接通，可以在多个CPU同时停止时利用第二负载电路发挥备用负载的作用，以避免多个CPU同时停止造成的负载突变，进而避免输出电压出现上冲和下冲的现象。

Description

一种多核SOC调试的负载均衡电路及系统
技术领域
本申请涉及SOC调试技术领域，尤其涉及一种多核SOC调试的负载均衡电路及系统。
背景技术
CPU是中央处理器(Central Processing Unit)的英文简称，它具有控制和信息处理的能力，是电脑和智能设备的控制中枢。如果把传统CPU芯片中的封装和辅助电路(例如引脚的接口电路、电源电路和时钟电路等)排除在外，只保留完成控制和信息处理功能的核心电路，这部分电路就是CPU核心，也简称CPU核。一个CPU核心基本上是一个完全独立的处理器，它可以从内部存储器中读取指令，并执行指令指定的控制和计算任务。
如果把一个CPU核心和相关辅助电路封装在一个芯片中，这个芯片就是传统的单核心CPU芯片，简称单核CPU。如果把多个CPU核心和相关辅助电路封装在一个芯片中，这个芯片就是多核心CPU芯片，简称多核CPU。如果在多核心CPU芯片中再集成一些其它功能部件和接口电路，就形成了完整的系统，那么这个芯片就变成了多核心SOC芯片了，简称多核SOC。
多核SOC芯片的内部集成了多个CPU，以满足日益增长的计算能力的需求。而在调试CPU过程中，会发生输出电压出现上冲或下冲的现象，严重的电压上冲或下冲将会导致一系列难以预测的后果。
发明内容
有鉴于此，本申请实施例提供了一种多核SOC调试的负载均衡电路及系统，旨在解决现有技术中多核CPU同时停止导致输出电压出现上冲或下冲的问题。
第一方面，本申请实施例提供了一种多核SOC调试的负载均衡电路，所述电路包括：控制电路、第一负载电路、第二负载电路、控制点和保护电路；
所述控制电路的输出端与所述控制点相连；所述第一负载电路的输出端与所述控制点相连；所述第二负载电路的输入端与所述控制点相连；所述保护电路与所述控制点相连；
所述控制电路控制所述第二负载电路在所述第一负载电路处于第一状态时不导通，在所述第一负载电路处于第二状态时导通；所述第一状态为CPU处于运行状态，
所述第二状态为调试信号有效且所述CPU处于停止运行状态；
所述保护电路为所述多核SOC调试的负载均衡电路提供保护；
利用所述控制电路、所述第一负载电路、所述第二负载电路、所述控制点和所述保护电路控制多核SOC调试时负载的均衡。
可选的，所述第二负载电路包括第一N沟道功率MOS管和第一电阻，所述第一电阻与所述第一N沟道功率MOS管的源极连接，所述第一N沟道功率MOS管的漏极与电源连接；所述第一N沟道功率MOS管的栅极与所述控制点连接。
可选的，所述控制电路包括P沟道功率MOS管、第二电阻、第二N沟道功率MOS管和第三电阻；
所述第二N沟道功率MOS管的栅极输入调试信号，所述第二N沟道功率MOS管的漏极与所述第三电阻相连，所述第二N沟道功率MOS管的源极接地；
所述P沟道功率MOS管的栅极与所述第二N沟道功率MOS管的漏极相连，所述P沟道功率MOS管的漏极与所述控制点相连，所述P沟道功率MOS管的源极与所述第二电阻相连；
外接电源与所述第三电阻、所述第二电阻相连。
可选的，所述第一负载电路包括第三N沟道功率MOS管，所述第三N沟道功率MOS管的栅极输入CPU运行信号，所述第三N沟道功率MOS管的漏极与所述控制点相连，所述第三N沟道功率MOS管的源极接地。
可选的，所述保护电路包括第四电阻和电容，所述第四电阻与所述控制点连接，所述第四电阻与所述电容并联。
可选的，第一N沟道功率MOS管的导通电流在预设范围内。
可选的，在第二状态时，电容用于控制第一N沟道功率MOS管的等效阻值。
第二方面，本申请实施例提供了一种多核SOC调试的负载均衡系统，包括上述任一项所述的多核SOC调试的负载均衡电路。
本申请实施例提供了一种多核SOC调试的负载均衡电路。所述电路包括：控制电路、第一负载电路、第二负载电路、控制点和保护电路；所述控制电路的输出端与所述控制点相连；所述第一负载电路的输出端与所述控制点相连；所述第二负载电路的输入端与所述控制点相连；所述保护电路与所述控制点相连；所述控制电路控制所述第二负载电路在所述第一负载电路处于第一状态时不导通，在所述第一负载电路处于第二状态时导通；所述第一状态为CPU处于运行状态，所述第二状态为所述CPU同时由运行状态切换为停止运行状态；所述保护电路为所述多核SOC调试的负载均衡电路提供保护；利用所述控制电路、所述第一负载电路、所述第二负载电路、所述控制点和所述保护电路控制多核SOC调试时负载的均衡。通过设置第二负载电路，并利用控制电路控制所述第二负载电路在CPU同时由运行状态切换为停止运行状态时接通，可以在多个CPU同时停止时利用第二负载电路发挥备用负载的作用，以避免多个CPU同时停止造成的负载突变，进而避免输出电压出现上冲和下冲的现象。
附图说明
为更清楚地说明本实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的方案框架图；
图2为本申请实施例提供的一种多核SOC调试的负载均衡电路图。
具体实施方式
CPU是中央处理器(Central Processing Unit)的英文简称，它具有控制和信息处理的能力，是电脑和智能设备的控制中枢。如果把传统CPU芯片中的封装和辅助电路(例如引脚的接口电路、电源电路和时钟电路等)排除在外，只保留完成控制和信息处理功能的核心电路，这部分电路就是CPU核心，也简称CPU核。一个CPU核心基本上是一个完全独立的处理器，它可以从内部存储器中读取指令，并执行指令指定的控制和计算任务。
如果把一个CPU核心和相关辅助电路封装在一个芯片中，这个芯片就是传统的单核心CPU芯片，简称单核CPU。如果把多个CPU核心和相关辅助电路封装在一个芯片中，这个芯片就是多核心CPU芯片，简称多核CPU。如果在多核心CPU芯片中再集成一些其它功能部件和接口电路，就形成了完整的系统，那么这个芯片就变成了多核心SOC芯片了，简称多核SOC。
多核SOC芯片的内部集成了多个CPU，以满足日益增长的计算能力的需求。而在调试CPU过程中，会发生输出电压出现上冲或下冲的现象，严重的电压上冲或下冲将会导致一系列难以预测的后果。
目前，在调试CPU过程中某些场景中需要多个内核CPU同时启动或同时停止，对于多核CPU供电系统而言，多核CPU同时启动或同时停止意味着负载突变，这样会导致输出电压出现下冲或上冲，严重的电压下冲或上冲将会导致一系列难以预测的后果。由于负载突变导致的电压出现上冲和下冲，如果能够在多核CPU同时启动或同时停止时接通备用负载，就可以防止负载突变，进而避免出现电压上冲或下冲的现象。由此，提出了本方案。
参见图1，图1为本申请实施例提供的方案框架图，本申请通过MOSFET管做备用负载电路，也就是在SOC内部为每个内核CPU提供一个受控假负载；并通过控制电路控制备用负载电路在多核CPU同时启动或同时停止时接通备用负载电路，避免负载突变。图中VDD为电源器件。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参见图2，图2为本申请实施例提供的一种多核SOC调试的负载均衡电路图，此电路图的应用场景可以是多核SOC芯片测试多核CPU的场景，该电路包括：控制电路300、第一负载电路100、第二负载电路200、控制点500和保护电路400；
控制电路就是用于控制第二负载电路的开启与关断的；第一负载电路用于反应测试时CPU的运行状态的；第二负载电路相当于备用负载电路，在第一负载电路不工作时接通；控制点是向第二负载电路输入信号的节点；保护电路即避免负载电路出现安全故障。
第二负载电路包括第一N沟道功率MOS管和第一电阻，第一N沟道功率MOS管可以设置为N沟道功率MOSFET管，并设为Q1，第一电阻设为R1，R1与Q1的源极2相连，Q1的漏极3与电源VDD相连，Q1的栅极1与控制点连接，控制点用于输入信号控制第二负载电路的开启与关断。
控制电路包括P沟道功率MOS管、第二电阻、第二N沟道功率MOS管和第三电阻；P沟道功率MOS管可以采用P沟道功率MOSFET管，并设置为Q2，第二电阻设置为R2，第二N沟道功率MOS管可以采用N沟道功率MOSFET管，并设置为Q4，第三电阻设置为R3。Q4的栅极1输入调试信号DEBUG_EN，漏极3与R3连接，源极2接地；Q2的栅极与Q4的漏极相连，Q2的漏极与控制点相连，Q2的源极与R2相连，R2、R3的另一端与外接电源VEXT连接。
第一负载电路包括第三N沟道功率MOS管，第三N沟道功率MOS管可以采用N沟道功率MOSFET管，并设置为Q3；Q3的栅极1输入CPU运行信号CPU_RUN，Q3的漏极3与控制点相连，Q3的源极2接地。
保护电路包括第四电阻和电容，并将第四电阻设为R4，电容设为C1；R4与控制点连接，并且R4与C1并联。
控制电路的输出端与控制点相连；第一负载电路输出端与控制点相连；第二负载电路的输入端与控制点相连；保护电路与控制点相连；控制电路控制第二负载电路在第一负载电路处于第一状态时不导通，在第一负载电路处于第二状态时导通；第一状态为CPU处于运行状态，第二状态为调试信号有效且所述CPU处于停止运行状态；保护电路为多核SOC调试的负载均衡电路提供保护；利用控制电路、第一负载电路、第二负载电路、控制点和保护电路控制多核SOC调试时负载的均衡。具体实现过程如下：
当调试开始后，调试信号DEBUG_EN有效处于高电平，也就是说本实施例是应用于出现debug的时候，N沟道MOSFET管Q4导通，继而P沟道MOSFET管Q2导通。Q2导通后，如果CPU处于运行状态，CPU运行信号CPU_RUN有效处于高电平导致Q3导通。第二负载电路的Q1因此截止没有电流，也就是实现了在第一负载电路正常接通的时候，第二负载电路是不接通的；如果CPU处于停止状态，CPU运行信号CPU_RUN无效处于低电平导致Q3截止，就相当于第一负载电路不接通的情况下，这将导致第二负载电路的Q1饱和导通，第二负载电路提供和CPU满载运行略小一些的电流。
对于多核CPU同时启动的场景，当调试信号DEBUG_EN有效时，需要同时启动多核CPU时，在需要启动和正式启动的时刻之间还有一段时间，在这段时间里CPU运行信号CPU_RUN是无效状态，也就是处于第二状态，即调试信号有效且所述CPU处于停止运行状态，这段时间会接通第二负载电路；并且由于保护电路中电容C1的存在，会使第二负载电路的电流缓慢的由零变到饱和导通电流。当多核CPU启动后，第二负载电路停止导通，如此实现了在多核CPU在同时启动时引起的负载突变，进一步避免电压出现下冲的情况。
对于多核CPU同时停止运行的场景，当调试信号DEBUG_EN有效时，需要同时停止运行多核CPU时，在同时停止的时刻，也就是处于第二状态时，即调试信号有效且所述CPU处于停止运行状态，接通第二负载电路；并且由于保护电路中电容C1的存在，会使第二负载电路的电流缓慢的由饱和导通电流变到零。如此实现了多核CPU在同时停止运行时引起的负载突变，进一步避免电压出现上冲的情况。
本申请可选的实施例，在多核SOC调试的负载均衡电路正常工作期间，当测试信号DEBUG_EN无效，处于低电平期间，Q4、Q2截止，由于保护电路中R4的存在，即使内核CPU处于停止运行状态，第二负载电路的Q1也不会产生错误动作，对多核SOC调试的负载均衡电路起到保护作用。另外，由于保护电路中电容C1的存在，在CPU启动/停止状态切换时，Q1都有一段时间处于非饱和的可变电阻区，等效阻值随着电容C1的充放电过程渐变。由此可见，在调试信号DEBUG_EN有效高电平期间，无论CPU启动或停止，内核CPU总体负载电流在满载电流和预设的假负载电流之间渐变。如此，可以进一步避免总体负载电流的突变。
本申请可选的实施例，第二负载电路中的第一N沟道功率MOS管，也就是实施例里面的Q1的导通电流需要设置在预设范围内，例如，可以设计Q1的饱和导通电流约等于CPU满载电流的70%-90%之间，具体取值的设定取决于具体电路设计，即R1的阻值大小。
本申请实施例提供了一种多核SOC调试的负载均衡电路。所述电路包括：控制电路、第一负载电路、第二负载电路、控制点和保护电路；所述控制电路的输出端与所述控制点相连；所述第一负载电路的输出端与所述控制点相连；所述第二负载电路的输入端与所述控制点相连；所述保护电路与所述控制点相连；所述控制电路控制所述第二负载电路在所述第一负载电路处于第一状态时不导通，在所述第一负载电路处于第二状态时导通；所述第一状态为CPU处于运行状态，所述第二状态为所述CPU同时由运行状态切换为停止运行状态；所述保护电路为所述多核SOC调试的负载均衡电路提供保护；利用所述控制电路、所述第一负载电路、所述第二负载电路、所述控制点和所述保护电路控制多核SOC调试时负载的均衡。通过设置第二负载电路，并利用控制电路控制所述第二负载电路在CPU同时由运行状态切换为停止运行状态时接通，可以在多个CPU同时停止时利用第二负载电路发挥备用负载的作用，以避免多个CPU同时停止造成的负载突变，进而避免输出电压出现上冲和下冲带来的影响。
在上述实施例的基础上，本申请实施例还提供了一种多核SOC调试的负载均衡系统，包括如上述的多核SOC调试的负载均衡电路。
需要说明的是，本实施例中所提供的多核SOC调试的负载均衡系统具有与上述实施例中所提供的多核SOC调试的负载均衡电路相同的有益效果，并且对于本实施例中所涉及到的多核SOC调试的负载均衡电路的具体介绍请参照上述实施例，本申请在此不再赘述。
本申请实施例中提到的“第一负载电路”、“第二负载电路”等名称中的“第一”、“第二”只是用来做名字标识，并不代表顺序上的第一、第二。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于电路实施例，所以描述得比较简单，相关之处参见电路实施例的部分说明即可。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述仅是本申请示例性的实施方式，并非用于限定本申请的保护范围。

Claims (6)

1.一种多核SOC调试的负载均衡电路，其特征在于，所述电路包括：控制电路、第一负载电路、第二负载电路、控制点和保护电路；
所述控制电路的输出端与所述控制点相连；所述第一负载电路的输出端与所述控制点相连；所述第二负载电路的输入端与所述控制点相连；所述保护电路与所述控制点相连；
所述控制电路控制所述第二负载电路在所述第一负载电路处于第一状态时不导通，在所述第一负载电路处于第二状态时导通；所述第一状态为CPU处于运行状态，所述第二状态为调试信号有效且所述CPU处于停止运行状态；当调试信号有效时，需要同时启动多核CPU时，在需要启动和正式启动的时间段内，即调试信号有效且所述CPU处于停止运行状态，这段时间接通第二负载电路；当调试信号有效时，需要同时停止运行多核CPU时，在同时停止的时刻，也就是处于第二状态时，即调试信号有效且所述CPU处于停止运行状态，接通第二负载电路；
所述保护电路为所述多核SOC调试的负载均衡电路提供保护；
利用所述控制电路、所述第一负载电路、所述第二负载电路、所述控制点和所述保护电路控制多核SOC调试时负载的均衡；
所述第二负载电路包括第一N沟道功率MOS管和第一电阻，所述第一电阻与所述第一N沟道功率MOS管的源极连接，所述第一N沟道功率MOS管的漏极与电源连接；所述第一N沟道功率MOS管的栅极与所述控制点连接；
所述第一负载电路包括第三N沟道功率MOS管，所述第三N沟道功率MOS管的栅极输入CPU运行信号，所述第三N沟道功率MOS管的漏极与所述控制点相连，所述第三N沟道功率MOS管的源极接地。
2.根据权利要求1所述的多核SOC调试的负载均衡电路，其特征在于，所述控制电路包括P沟道功率MOS管、第二电阻、第二N沟道功率MOS管和第三电阻；
所述第二N沟道功率MOS管的栅极输入调试信号，所述第二N沟道功率MOS管的漏极与所述第三电阻相连，所述第二N沟道功率MOS管的源极接地；
所述P沟道功率MOS管的栅极与所述第二N沟道功率MOS管的漏极相连，所述P沟道功率MOS管的漏极与所述控制点相连，所述P沟道功率MOS管的源极与所述第二电阻相连；
外接电源与所述第三电阻、所述第二电阻相连。
3.根据权利要求1所述的多核SOC调试的负载均衡电路，其特征在于，所述保护电路包括第四电阻和电容，所述第四电阻与所述控制点连接，所述第四电阻与所述电容并联。
4.根据权利要求1所述的多核SOC调试的负载均衡电路，其特征在于，第一N沟道功率MOS管的导通电流在预设范围内。
5.根据权利要求1或3所述的多核SOC调试的负载均衡电路，其特征在于，在第二状态时，电容用于控制第一N沟道功率MOS管的等效阻值。
6.一种多核SOC调试的负载均衡系统，其特征在于，包括权利要求1至5任一项权利要求所述的多核SOC调试的负载均衡电路。
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