CN115210860A - 半导体制造装置用构件及其制法 - Google Patents

半导体制造装置用构件及其制法 Download PDF

Info

Publication number
CN115210860A
CN115210860A CN202180006040.5A CN202180006040A CN115210860A CN 115210860 A CN115210860 A CN 115210860A CN 202180006040 A CN202180006040 A CN 202180006040A CN 115210860 A CN115210860 A CN 115210860A
Authority
CN
China
Prior art keywords
plate
upper plate
manufacturing apparatus
semiconductor manufacturing
intermediate plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180006040.5A
Other languages
English (en)
Inventor
竹林央史
伊藤丈予
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Insulators Ltd filed Critical NGK Insulators Ltd
Priority claimed from PCT/JP2021/037206 external-priority patent/WO2022168368A1/ja
Publication of CN115210860A publication Critical patent/CN115210860A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H01J37/32724—Temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/3255—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833—Details of electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68757—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a coating or a hardness or a material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/02—Details
    • H01J2237/0203—Protection arrangements
    • H01J2237/0206—Extinguishing, preventing or controlling unwanted discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/02—Details
    • H01J2237/026—Shields
    • H01J2237/0262—Shields electrostatic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/20—Positioning, supporting, modifying or maintaining the physical state of objects being observed or treated
    • H01J2237/2007—Holding mechanisms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供半导体制造装置用构件(10)，其具备：陶瓷制的上部板(20)，其具有晶片载置面(22)，且未内置电极；导电材料制的中间板(30)，其设置于上部板(20)中的与晶片载置面(22)相反一侧的面，用作静电电极；以及陶瓷制的下部板(40)，其接合于中间板(30)中的与设置有上部板(20)的面相反一侧的面。

Description

半导体制造装置用构件及其制法
技术领域
本发明涉及半导体制造装置用构件及其制法。
背景技术
以往，作为半导体制造装置用构件，已知有如下的半导体制造装置用构件，其具备：陶瓷制的上部板，其内置有静电电极和加热电极；金属基体材料制的中间板，其经由第一金属接合层接合于上部板的与晶片载置面相反一侧的面；以及陶瓷制的下部板，其经由第二金属接合层接合于中间板的与接合于上部板的面相反一侧的面(例如专利文献1)。在专利文献1中，上部组板相当于上部板，下部组板相当于中间板，背板相当于下部板。
现有技术文献
专利文献
专利文献1：日本特表2018-518833号公报
发明内容
发明所要解决的课题
然而，在上述的半导体制造装置用构件中，由于静电电极内置于上部板，因此上部板中的比静电电极靠上侧的部分(介电体层)的厚度有可能产生偏差。具体而言，由于静电电极埋设于上部板中的晶片载置面侧、静电电极与构成上部板的陶瓷的热膨胀系数存在差异等，导致在研磨上部板的表面时，上部板变形而介电体层的厚度产生偏差。如果介电体层的厚度在面内产生偏差，则晶片吸附力在面内产生偏差，或者在产生等离子体的情况下等离子体密度在面内产生偏差，因此不优选。如果介电体层的厚度薄，则这些问题容易变得显著。
本发明是为了解决这样的课题而完成的，其主要目的在于提供一种在将上部板、中间板和下部板接合而成的半导体制造装置用构件中，即使上部板较薄，上部板的厚度的均匀性也良好的半导体制造装置用构件。
用于解决课题的方案
本发明的半导体制造装置用构件具备：
陶瓷制的上部板，其具有晶片载置面，且未内置电极；
导电材料制的中间板，其设置于所述上部板中的与所述晶片载置面相反一侧的面，且用作静电电极和RF电极；以及
陶瓷制的下部板，其接合于所述中间板中的与设置有所述上部板的面相反一侧的面。
在该半导体制造装置用构件中，未内置电极的陶瓷制的上部板作为静电卡盘的介电体层发挥功能。上部板由于没有内置电极，因此与内置有电极的情况相比容易制成平坦。因此，即使上部板(即介电体层)薄，上部板的厚度的均匀性也会变得良好。由此，上部板与中间板的接合性变得良好，接合后的残余应力也降低。另外，在对中间板施加RF电压而产生等离子体时，能够防止等离子体密度在上部板的面内产生偏差。
另外，在本说明书中，“上”、“下”并不表示绝对的位置关系，而是表示相对的位置关系。因此，根据半导体制造装置用构件的朝向，“上”、“下”会成为“下”、“上”、或者“左”、“右”、或者“前”、“后”。
在本发明的半导体制造装置用构件中，所述上部板的厚度可以为0.05mm以上且1.5mm以下。优选在该范围内设定为能够得到所期望的吸附解吸特性的厚度。通过将上部板的厚度设为上述的范围，从而上部板的静电容量变大，伴随于此，上部板的阻抗变小，因此在等离子体生成的观点上是有利的。
在本发明的半导体制造装置用构件中，所述下部板可以内置有加热电极。这样，由于中间板介于内置有加热电极的下部板与晶片载置面之间，因此热通过中间板扩散而传递至晶片。因此，晶片的均热性变得良好。在该情况下，所述下部板也可以在设置有所述中间板的面与所述加热电极之间内置有屏蔽电极。这样，由于屏蔽电极防止RF电流流入加热电极，因此能够防止RF电流对加热电极的温度控制带来不良影响。
在本发明的半导体制造装置用构件中，所述中间板的直径可以比所述上部板的直径大。这样，与中间板的直径与上部板的直径相同或比上部板的直径小的情况相比，等离子体产生区域扩大，因此容易利用等离子体均匀地处理晶片。
在本发明的半导体制造装置用构件中，所述中间板中的露出于外部的面可以被绝缘膜覆盖。这样，能够防止中间板中的露出于外部的面发生腐蚀。需说明的是，在本发明的半导体制造装置用构件具有将上部板与中间板接合的第一金属接合层、将下部板与中间板接合的第二金属接合层的情况下，优选第一金属接合层中的露出于外部的部分、第二金属接合层中的露出于外部的部分也被绝缘膜覆盖。这样，能够防止这些部分发生腐蚀。
在本发明的半导体制造装置用构件中，所述中间板可以是金属与陶瓷的复合材料制或金属制，所述下部板与所述上部板可以是相同的陶瓷制。
本发明的半导体制造装置用构件可以具备在厚度方向上贯通所述半导体制造装置用构件的贯通孔，所述贯通孔也可以经过防放电处理。这样，能够抑制在对晶片进行处理的期间经由贯通孔而引起放电。需要说明的是，作为防放电处理，例如可举出：利用绝缘膜或绝缘管被覆贯通孔的内壁中导电材料露出的部分的处理；在贯通孔为气孔的情况下，利用树脂将通气性塞子粘接固定于该孔中的至少贯通上部板的部分的处理等。
本发明的半导体制造装置用构件的制法可以包括：
(a)准备具有晶片载置面且未内置电极的陶瓷制的上部板、陶瓷制的下部板以及导电材料制的中间板的工序；以及
(b)在所述中间板的上表面与所述上部板的与所述晶片载置面相反一侧的面之间配置第一金属接合材料，并且在所述中间板的下表面与所述下部板的上表面之间配置第二金属接合材料，在该状态下进行加压加热之后恢复到室温，由此得到接合体的工序，
该制法也可以包括：
(a)通过喷镀在导电材料制的中间板的上表面形成陶瓷制的上部板的工序；以及
(b)在所述中间板的下表面与陶瓷制的下部板的上表面之间配置金属接合材料，在该状态下进行加压加热后恢复至室温，由此得到接合体的工序。
这样的半导体制造装置用构件的制法适合于制造上述的半导体制造装置用构件。
附图说明
[图1]是半导体制造装置用构件10的剖视图。
[图2]是晶片载置面22的俯视图。
[图3]是示出加热电极44的一例的俯视图。
[图4]是示出将半导体制造装置用构件10安装于冷却装置50的情形的剖视图。
[图5]是半导体制造装置用构件10的制造工序图。
[图6]是半导体制造装置用构件110的剖视图。
[图7]是半导体制造装置用构件210的剖视图。
[图8]是半导体制造装置用构件310的剖视图。
[图9]是示出对贯通孔34实施了防放电处理的一例的局部剖视图。
[图10]是示出对贯通孔34实施了防放电处理的一例的局部剖视图。
[图11]是示出对贯通孔34实施了防放电处理的一例的局部剖视图。
具体实施方式
以下，参照附图对本发明的优选实施方式进行说明。图1是半导体制造装置用构件10的剖视图(以穿过构件10的中心的垂直面切断时的剖视图)，图2是晶片载置面22的俯视图，图3是示出加热电极44的一例的俯视图。
如图1所示，半导体制造装置用构件10具备上部板20、中间板30、下部板40、以及第一金属接合层31和第二金属接合层32。
上部板20是直径与要实施等离子体处理的硅制晶片W相同的圆盘状且陶瓷(例如氧化铝、氮化铝)制的板，未内置电极。上部板20的直径没有特别限定，例如可以为250～350mm。上部板20的上表面成为晶片载置面22。如图2所示，在晶片载置面22上，沿着外缘形成有密封带22a，在整个面形成有多个圆形突起22b。密封带22a和圆形突起22b为相同的高度，其高度例如为数μm～数10μm。
中间板30是圆盘状的板，其直径比上部板20及下部板40的直径大。中间板30经由第一金属接合层31接合于上部板20中的与晶片载置面22相反一侧的面23。作为中间板30的材料，可举出导电材料(复合材料、金属等)。作为复合材料，可举出金属基体复合材料(也称为metal matrix compound(MMC))等。作为MMC，可举出包含Si、SiC和Ti的材料(也称为SiSiCTi)、使Al和/或Si含浸于SiC多孔体而成的材料等。作为金属，可举出Ti、Mo等。
中间板30能够经由未图示的供电端子通过外部的直流(DC)电源70(参照图4)施加DC电压。上部板20作为介电体层发挥功能。关于上部板20的厚度，考虑吸附晶片W的力而调整为预定的厚度(例如50～500μm)。当对中间板30施加DC电压时，载置于上部板20的晶片载置面22上的晶片W被吸附固定于晶片载置面22，当解除DC电压的施加时，晶片W对晶片载置面22的吸附固定被解除。吸附于晶片载置面22的晶片W的背面与密封带22a的上表面和圆形突起22b的上表面接触。另外，在晶片W的背面与晶片载置面22中未设置密封带22a、圆形突起22b的部分之间产生空间。通过在上下方向上贯通半导体制造装置用构件10的未图示的气体供给通道向该空间供给传热气体(例如He气)。通过该传热气体高效地进行上部板20与晶片W之间的热交换。
中间板30能够经由未图示的供电端子通过外部的高频(RF)电源74(参照图4)施加RF电压。在半导体制造装置用构件10的晶片载置面22的上方，与晶片载置面22隔开间隔地配置有未图示的具备喷头的上部电极。上部电极接地，向晶片载置面22与上部电极之间的空间供给反应气体。若一边向该空间供给反应气体一边向中间板30施加RF电压，则在上部板20与上部电极之间产生等离子体。
下部板40是直径与上部板20相同的圆板状且陶瓷制的板，内置有加热电极44。下部板40经由第二金属接合层32接合至中间板30中的与接合于上部板20的面相反一侧的面。如图3所示，加热电极44在俯视下部板40时的区域的大致整个面上以一笔画的要领从一端44a到另一端44b形成图案，当施加电压时发热而对晶片W进行加热。布线有加热电极44的区域在俯视时为圆形区域。加热电极44能够经由与一端44a和另一端44b连接的未图示的供电端子通过加热电源施加电压。
在上部板20及下部板40的材料为氧化铝的情况下，中间板30的材料优选为SiSiCTi或金属Ti。在上部板20的材料为氧化铝的情况下，上部板20的厚度优选为0.05mm以上且0.65mm以上，更优选为0.2mm以上且0.4mm以下。在上部板20及下部板40的材料为氮化铝的情况下，中间板30的材料优选为使Si含浸于SiC多孔质体而成的材料或金属Mo。在上部板20的材料为氮化铝的情况下，上部板20的厚度优选为0.1mm以上且1.5mm以下，更优选为0.3mm以上且0.7mm以下。
第一及第二金属接合层31、32例如由Al-Si-Mg系或Al-Mg系材料等含Al材料构成。第一及第二金属接合层31、32的厚度没有特别限定，优选为1～300μm，更优选为50～150μm。另外，第一金属接合层31的外周优选不从上部板20的外周突出，第二金属接合层32的外周优选不从下部板40的外周突出。第一及第二金属接合层31、32例如由热压接合(Thermalcompression bonding，TCB)形成。TCB是指在接合对象的2个构件之间夹入金属接合材料，在加热至金属接合材料的固相线温度以下的温度的状态下将2个构件加压接合的公知的方法。
接着，对半导体制造装置用构件10的使用例进行说明。图4是示出将半导体制造装置用构件10安装于冷却装置50的情形的剖视图。首先，将半导体制造装置用构件10安装于设置在未图示的真空腔室内的冷却装置50。冷却装置50是铝等金属制的圆盘构件，在内部具有能够使制冷剂循环的制冷剂通路52。在冷却装置50的上表面的中央设置有圆形槽54。在圆形槽54中插入下部板40。冷却装置50具有包围圆形槽54的周围的环状面56。半导体制造装置用构件10是在中间板30的下表面的外周部与环状面56之间配置环状的密封构件57并将下部板40插入至圆形槽54中的状态下，通过夹环60而固定于冷却装置50。密封构件57的外径比圆形槽54的直径大且比中间板30的直径小。作为密封构件57，例如可举出金属垫片等。夹环60配置于冷却装置50的环状面56。在夹环60的内周面设置有台阶62，该台阶62从上方按压中间板30的外周部的上表面。另外，夹环60具有可插通螺丝65的纵孔64、可与螺丝67螺合的螺纹孔66。螺丝65从上方插入至纵孔64并与设置于冷却装置50的环状面56的螺纹孔58螺合。螺丝67从下方插入至在上下方向上贯通冷却装置50的螺丝插入孔59，并与设于夹环60的背面的螺纹孔66螺合。这样的螺丝65、67在夹环60的周向上等间隔地设置有多个(例如8个)。由此来密封由圆形槽54、下部板40和密封构件57包围的空间S。在密闭的空间S中填充传热片或传热气体。这样，半导体制造装置用构件10的中间板30中的从上部板20、下部板40向外侧伸出的部分被用作用于安装于冷却装置50的凸缘。之后，将中间板30经由滤波电路72与DC电源70连接，并且经由滤波电路76与RF电源74连接。滤波电路72防止RF电流从中间板30流入DC电源70。滤波电路76防止DC电流从中间板30流入RF电源74。
在将半导体制造装置用构件10安装于冷却装置50之后，将晶片W载置于晶片载置面22。然后，利用真空泵对真空腔室内进行减压而调整为预定的真空度，使用DC电源70对中间板30施加DC电压而将晶片W吸附固定于晶片载置面22。晶片W无间隙地与晶片载置面22的密封带22a、圆形突起22b(参照图2)密合。由此，晶片W的背面与晶片载置面22中的未设置密封带22a、圆形突起22b的部分之间的空间被密闭。向该空间供给传热气体。由于传热气体被封入，因此能够在上部板20与晶片W之间高效地进行热传导。接着，将真空腔室内设为预定压力(例如数十～数百Pa)的反应气体气氛。反应气体从未图示的上部电极的喷头供给。在该状态下，使用RF电源74对中间板30施加RF电压而在上部电极与上部板20之间产生等离子体。然后，利用所产生的等离子体进行晶片W的表面的蚀刻。未图示的控制器控制向加热电极44供给的电力，以使晶片W的温度成为预先设定的目标温度。
接着，对半导体制造装置用构件10的制造例进行说明。图5是半导体制造装置用构件10的制造工序图。以下，以上部板20及下部板40的材料为氧化铝、中间板30的材料为SiSiCTi的情况为例进行说明。
首先，准备上部板20、中间板30和下部板40(参照图5A)。将该工序称为工序(a)。
上部板20能够以如下方式制造。在此，对氧化铝制的上部板20的制造例进行说明。首先，准备圆盘状的氧化铝制的MC片。MC是模铸的简称，是指将包含陶瓷原料粉末(在此为氧化铝原料粉末)和模塑剂的陶瓷浆料注入至成型模具内，在该成型模具内使模塑剂发生化学反应而使陶瓷浆料模塑化，由此得到成型体的公知的方法。作为模塑剂，例如可以包含异氰酸酯和多元醇，通过氨基甲酸酯反应进行模塑化。接着，通过热压法对MC片进行烧成，由此得到氧化铝烧结体。通过对得到的氧化铝烧结体的两面实施研磨加工或喷砂加工等来调整形状、厚度，得到平板状的上部板20(参照图5A)。在该时刻，不在晶片载置面22形成密封带22a、圆形突起22b。需要说明的是，也可以使用生片(green sheet)来代替氧化铝制的MC片。
中间板30能够以如下方式制造。在此，对SiSiCTi制的中间板30的制造例进行说明。首先，制作SiSiCTi制的圆盘构件。例如，制作粉体混合物，该粉体混合物含有39～51质量％的平均粒径为10μm以上且25μm以下的碳化硅原料粒子，并且含有以包含Ti和Si的方式选择的1种以上的原料，对于来自除碳化硅以外的原料的Si和Ti，Si/(Si+Ti)的质量比为0.26～0.54。作为原料，例如可以使用碳化硅、金属Si和金属Ti。在该情况下，优选以碳化硅为39～51质量％、金属Si为16～24质量％、金属Ti为26～43质量％的方式进行混合。接着，将得到的粉体混合物通过单轴加压成型而制作圆盘状的成型体，将该成型体在非活性气氛下通过热压在1370～1460℃下烧结，由此得到SiSiCTi制的圆盘构件。需要说明的是，热压时的加压压力例如设定为50～300kgf/cm2。接着，通过研磨加工等调整所得到的圆盘构件的形状、厚度，得到中间板30(参照图5A)。关于中间板30的具体的制造条件，例如参考日本专利第5666748号公报所记载的条件来设定即可。
下部板40能够以如下方式制造。在此，对氧化铝制的下部板40的制造例进行说明。首先，准备圆盘状的氧化铝制的第一及第二MC片。接着，在第二MC片的表面形成加热电极44。作为加热电极44的形成方法，例如能够使用丝网印刷、PVD、CVD、镀覆等。接着，在第二MC片的形成有加热电极44的面上层叠第一MC片而形成层叠体。接着，通过热压法对层叠体进行烧成，由此得到内置有加热电极44的氧化铝烧结体。通过对得到的氧化铝烧结体的两面实施研磨加工或喷砂加工等来调整形状、厚度，得到平板状的下部板40(参照图5A)。需要说明的是，也可以使用印刷电路基板来代替氧化铝制的MC片。
接着，在下部板40的上表面载置直径与下部板40相同的平板状的第二金属接合材料302，在其上载置中间板30，进而在中间板30的上表面载置直径与上部板20相同的平板状的第一金属接合材料301，以上部板20的下表面与第二金属接合材料302接触的方式载置。由此，得到中间板30隔着各金属接合材料301、302被夹持在上部板20与下部板40之间的状态的夹层层叠体。接着，在第一及第二金属接合材料301、302的固相线温度以下(例如，从固相线温度减去20℃的温度以上且固相线温度以下)的温度对夹层层叠体进行加压，将上部板20、中间板30和下部板40进行TCB接合(参照图5B)，然后恢复到室温。由此，得到第一金属接合材料301成为第一金属接合层31、第二金属接合材料302成为第二金属接合层32的接合体80(参照图5C)。将该工序称为工序(b)。作为第一及第二金属接合材料301、302，可以使用Al-Mg系接合材料或Al-Si-Mg系接合材料。例如，在使用Al-Si-Mg系接合材料(含有88.5重量％的Al、10重量％的Si、1.5重量％的Mg，固相线温度约为560℃)进行TCB接合的情况下，在真空气氛下，在加热至540～560℃(例如550℃)的状态下以0.5～2.0kg/mm2(例如1.5kg/mm2)的压力经数小时对上部板20进行加压。第一及第二金属接合材料301、302优选使用厚度为100μm左右的材料。
接着，在接合体80的上部板20的晶片载置面22上粘贴用于形成密封带22a和圆形突起22b的图案掩模，喷射喷砂介质来进行喷砂加工。通过喷砂加工，在晶片载置面22形成密封带22a、圆形突起22b。将该工序称为工序(c)。然后，取下掩模，得到半导体制造装置用构件10(参照图5D)。
在以上详述的半导体制造装置用构件10中，未内置电极的陶瓷制的上部板20作为静电卡盘的介电体层发挥功能。上部板20由于没有内置电极，因此与内置有电极的情况相比容易制成平坦。因此，即使上部板20(即介电体层)薄，上部板20的厚度的均匀性也良好。由此，上部板20与中间板30的接合性变得良好，接合后的残余应力也降低。另外，在对中间板30施加RF电压而产生等离子体时，能够防止等离子体密度在上部板20的面内产生偏差。
另外，上部板20的厚度设为0.05mm以上且1.5mm以下，优选在该范围内设定为能够得到所希望的吸附解吸特性的厚度。在此，在从中间板30经由上部板20以及等离子体气氛到达未图示的上部电极的RF路径中，若上部板20厚，则静电容量C变小。若静电容量C变小，则上部板20的阻抗Z由于包含1/(jωC)的项因此变高。因此，若上部板20厚，则RF损失变大，在等离子体生成的观点上不利。与此相对，若将上部板20的厚度设定在上述的范围内，则RF损失变小，在等离子体生成的观点上有利。在将上部板20的厚度设为为了得到吸附解吸特性及电绝缘性的最低限度的厚度的情况下，也与此相同。此外，频率越小，则ω越小，1/(jω)的值越大，因此静电容量C的影响变得显著。
进而，陶瓷制的下部板40内置有加热电极44。由于中间板30介于内置有加热电极44的下部板40与晶片载置面22之间，因此热通过中间板30扩散而传递至晶片W。因此，晶片W的均热性良好。
另外，中间板30的直径比上部板20的直径大。因此，与中间板30的直径与上部板20的直径相同或比上部板20的直径小的情况相比，等离子体产生区域扩大。其结果是，容易利用等离子体均匀地处理晶片W。
进一步，半导体制造装置用构件10的制法包括：(a)准备具有晶片载置面22且未内置电极的上部板20、内置有加热电极44的下部板40、以及导电材料制的中间板30的工序；以及(b)在中间板30的上表面与上部板20的下表面(与晶片载置面22相反一侧的面)之间配置第一金属接合材料301，并且在中间板30的下表面与下部板40的上表面之间配置第二金属接合材料302，在该状态下进行加压加热之后恢复到室温，由此得到接合体80的工序。该制法适合于制造上述的半导体制造装置用构件10。
此外，不言而喻，本发明不受上述实施方式的任何限定，只要属于本发明的技术范围，就能够以各种方式实施。
例如，如图6所示的半导体制造装置用构件110那样，也可以在下部板40内置屏蔽电极46。在图6中，对与上述的实施方式相同的构成要素标注相同的附图标记。屏蔽电极46内置于下部板40的上表面(设置有中间板30的面)与加热电极44之间。这样，屏蔽电极46会防止RF电流流入加热电极44，因此能够防止RF电流对加热电极44的温度控制带来不良影响。
或者，如图7所示的半导体制造装置用构件210那样，中间板30中的露出于外部的面、第一及第二金属接合层31、32中的露出于外部的部分也可以被绝缘膜33覆盖。在图7中，对与上述的实施方式相同的构成要素标注相同的附图标记。作为绝缘膜33，例如可举出陶瓷喷镀膜等。这样，能够防止中间板30中的露出于外部的面、第一及第二金属接合层31、32中的露出于外部的部分发生腐蚀。
或者，也可以如图8所示的半导体制造装置用构件310那样，不经由第一金属接合层31而将上部板20设置于中间板30的上表面。在图8中，对与上述的实施方式相同的构成要素标注相同的附图标记。具体而言，也可以在中间板30的上表面形成陶瓷喷镀膜，将该陶瓷喷镀膜作为上部板20。作为陶瓷喷镀膜，例如可举出氧化铝喷镀膜、氧化钇喷镀膜等。作为半导体制造装置用构件310的制法的一例，可举出包括如下工序的制法：(a)通过喷镀在中间板30的上表面形成上部板20的工序；以及(b)在中间板30的下表面与下部板40的上表面之间配置金属接合材料，在该状态下进行加压加热后恢复至室温，由此得到接合体的工序。
在上述的实施方式中，如图9～图11所示，半导体制造装置用构件10也可以具备在厚度方向上贯通半导体制造装置用构件10的贯通孔34，该贯通孔34可以经过防放电处理。例如，如图9所示，可以用绝缘膜35被覆贯通孔34的内壁中的露出有第一金属接合层31、中间板30以及第二金属接合层32的部分。另外，如图10所示，也可以将绝缘管36插入至贯通孔34，用绝缘管36被覆贯通孔34的内壁中的露出有第一金属接合层31、中间板30以及第二金属接合层32的部分。此时，也可以用树脂来粘接固定绝缘管36的外周面。另外，在贯通孔34为气孔的情况下，如图11所示，也可以在贯通孔34中的至少贯通上部板20的部分插入由绝缘材料构成的通气性塞子37。此时，也可以用树脂来粘接固定通气性塞子37的周围。若采用图9～图11的构成，则能够抑制在处理晶片W的期间经由贯通孔34引起放电。需说明的是，在图9～图11中，对与上述的实施方式相同的构成要素标注相同的附图标记。另外，图9及图10的贯通孔34并不特别限定用途，例如可以是顶针孔，也可以是气孔。
在上述的实施方式中，在上部板20与中间板30之间设置了第一金属接合层31，在中间板30与下部板40之间设置了第二金属接合层32，但也可以代替这些金属接合层31、32而设置树脂接合层。作为树脂接合层，可举出有机硅系树脂等。树脂接合层可以使用糊材形成，也可以使用片材形成。
在上述的实施方式中，在工序(a)中准备的上部板20上没有形成密封带22a及圆形突起22b，但也可以在该阶段通过喷砂加工在上部板20上形成密封带22a及圆形突起22b。在该情况下，不需要工序(c)。
在上述的实施方式中，使上部板20的直径与晶片W的直径相同，但也可以使上部板20的直径比晶片W的直径大，还可以使上部板20的直径比晶片W的直径小。
在上述的实施方式中，加热电极44以覆盖俯视下部板40时的区域的大致整个面的方式设置，但也可以将俯视下部板40时的区域分为中央的圆形区和其外侧的环状区，针对每个区设置加热电极。另外，也可以将环状区进一步分割为多个区，对分割后的每个区设置加热电极。
在上述的实施方式中，在下部板40设置了一层加热电极44，但也可以在下部板40设置多层(在上下方向上多层)加热电极44。
在上述的实施方式中，在下部板40内置有加热电极44，但也可以不在下部板40内置电极。
实施例
以下，对本发明的优选实施例进行说明。本发明不受以下实施例的任何限定。实验例1～10相当于本发明的实施例。将它们的结果示于表1和表2。
[表1]
Figure BDA0003608511330000121
[表2]
Figure BDA0003608511330000122
[实验例1]
通过上述制法制造上述实施方式的半导体制造装置用构件10。上部板20、中间板30以及下部板40的材质、尺寸如表1所示。在分别制作上部板20、中间板30以及下部板40之后，在上部板20与中间板30之间配置第一金属接合材料301，并且在下部板40与中间板30之间配置第二金属接合材料302，通过TCB将上部板20、中间板30与下部板40接合。作为第一及第二金属接合材料301、302，使用Al-Si-Mg系接合材料。另外，在实验例1中，为了获得晶片W的吸附解吸特性和电绝缘性，将氧化铝制的上部板20的厚度设为0.3mm。
由于上部板20未内置电极，因此未观察到接合前的上部板20的变形，之后的TCB接合时的接合性也良好，接合后的残余应力也被消除。另外，简化了从作为静电电极和RF电极发挥功能的中间板30到上部板20的上表面的距离的管理。而且，在从中间板30起经由上部板20和等离子体气氛到达未图示的上部电极的RF路径中，上部板20的静电容量变大，因此RF损失变小。因此，也能够应对低频RF的施加。需说明的是，在将上部板20的厚度从0.3mm变更为3mm的实验中，上部板的静电容量仅为实验例1的10％，因此RF损失变大。
[实验例2～4]
在实验例2～4中，如表1那样变更上部板20的厚度，除此以外，与实验例1同样地制作半导体制造装置用构件10。在实验例2～4中，上部板20也未内置电极，因此未观察到接合前的上部板20的变形，之后的TCB接合时的接合性也良好，接合后的残余应力也被消除。另外，简化了从作为静电电极和RF电极发挥功能的中间板30到上部板20的上表面的距离的管理。而且，在从中间板30起经由上部板20和等离子体气氛到达未图示的上部电极的RF路径中，上部板20的静电容量变大，因此RF损失变小。因此，也能够应对低频RF的施加。但是，在实验例4中，由于上部板20的厚度超过1.5mm，因此与实验例1～3相比，静电容量变小。因此，上部板20的厚度优选为0.05mm以上且1.5mm以下。
[实验例5]
采用表1的实验例5所示的条件来制造上述的半导体制造装置用构件310(参照图8)。在实验例5中，通过喷镀在中间板30的上表面形成上部板20，在该中间板30的下表面与下部板40的上表面之间配置金属接合材料来进行TCB接合。
在实验例5中，上部板20也未内置电极，因此未观察到接合前的上部板20的变形，之后的TCB接合时的接合性也良好，接合后的残余应力也被消除。另外，简化了从作为静电电极和RF电极发挥功能的中间板30到上部板20的上表面的距离的管理。而且，在从中间板30起经由上部板20和等离子体气氛到达未图示的上部电极的RF路径中，静电容量变大，因此RF损失变小。因此，也能够应对低频RF的施加。需要说明的是，依据实验例5制作将氧化铝喷镀膜的上部板20的厚度变更为0.05mm、1.5mm、1.6mm的半导体制造装置用构件310并进行评价，结果得到与实验例2～4同样的结果。
[实验例6]
采用表2的实验例6所示的条件，与实验例1同样地制造上述实施方式的半导体制造装置用构件10。需要说明的是，在实验例6中，为了得到晶片W的吸附解吸特性和电绝缘性，将AlN制的上部板20的厚度设为0.5mm。
在实验例6中，上部板20也未内置电极，因此未观察到接合前的上部板20的变形，之后的TCB接合时的接合性也良好，接合后的残余应力也被消除。另外，简化了从作为静电电极和RF电极发挥功能的中间板30到上部板20的上表面的距离的管理。而且，在从中间板30经由上部板20和等离子体气氛到达未图示的上部电极的RF路径中，静电容量变大，因此RF损失变小。因此，也能够应对低频RF的施加。需说明的是，在将上部板20的厚度从0.5mm变更为3mm的实验中，静电容量仅为实验例6的17％左右，因此RF损失变大。
[实验例7～10]
在实验例7～10中，使用AlN作为上部板20及下部板40的材质，如表2那样变更上部板20的厚度，除此以外，与实验例5同样地制作半导体制造装置用构件310。在实验例7～10中，上部板20也未内置电极，因此未观察到接合前的上部板20的变形，之后的TCB接合时的接合性也良好，接合后的残余应力也被消除。另外，简化了从作为静电电极和RF电极发挥功能的中间板30到上部板20的上表面的距离的管理。而且，在从中间板30起经由上部板20和等离子体气氛到达未图示的上部电极的RF路径中，上部板20的静电容量变大，因此RF损失变小。因此，也能够应对低频RF的施加。但是，在实验例10中，由于上部板20的厚度超过1.5mm，因此与实验例6～9相比，静电容量变小。因此，上部板20的厚度优选为0.05mm以上且1.5mm以下。
本申请以2021年2月4日申请的日本专利申请第2021-16207号为优先权主张的基础，通过引用将其全部内容包含在本说明书中。
产业上的可利用性
本发明能够用于对晶片进行处理的晶片处理装置等半导体制造装置用构件。
符号说明
10、110、210、310：半导体制造装置用构件，20：上板，22：晶片载置面，22a：密封带，22b：圆形突起，30：中间板，31：第一金属接合层，32：第二金属接合层，33：绝缘膜，34：贯通孔，35：绝缘膜，36：绝缘管，37：通气性塞子，40：下部板，44：加热电极，44a：一端，44b：另一端，46：屏蔽电极，50：冷却装置，52：制冷剂通路，54：圆形槽，56：环状面，57：密封构件，58：螺纹孔，59：螺丝插入孔，60：夹环，62：台阶，64：纵孔，65：螺丝，66：螺纹孔，67：螺丝，70：DC电源，72：滤波电路，74：RF电源，76：滤波电路，80：接合体，301：第一金属接合材料，302：第二金属接合材料。

Claims (10)

1.一种半导体制造装置用构件，其具备：
陶瓷制的上部板，其具有晶片载置面，且未内置电极；
导电材料制的中间板，其设置于所述上部板中的与所述晶片载置面相反一侧的面，且用作静电电极和RF电极；以及
陶瓷制的下部板，其接合于所述中间板中的与设置有所述上部板的面相反一侧的面。
2.根据权利要求1所述的半导体制造装置用构件，所述上部板的厚度为0.05mm以上且1.5mm下。
3.根据权利要求1或2所述的半导体制造装置用构件，所述下部板内置有加热电极。
4.根据权利要求3所述的半导体制造装置用构件，所述下部板在设置有所述中间板的面与所述加热电极之间内置有屏蔽电极。
5.根据权利要求1～4中任一项所述的半导体制造装置用构件，所述中间板的直径大于所述上部板的直径。
6.根据权利要求1～5中任一项所述的半导体制造装置用构件，所述中间板中的露出于外部的面被绝缘膜覆盖。
7.根据权利要求1～6中任一项所述的半导体制造装置用构件，所述中间板为金属与陶瓷的复合材料制或金属制，所述下部板与所述上部板为相同的陶瓷制。
8.根据权利要求1～7中任一项所述的半导体制造装置用构件，其具备在厚度方向上贯通所述半导体制造装置用构件的贯通孔，
所述贯通孔经过防放电处理。
9.一种半导体制造装置用构件的制法，其包括：
(a)准备具有晶片载置面且未内置电极的陶瓷制的上部板、陶瓷制的下部板以及导电材料制的中间板的工序；以及
(b)在所述中间板的上表面和所述上部板的与所述晶片载置面相反一侧的面之间配置第一金属接合材料，并且在所述中间板的下表面和所述下部板的上表面之间配置第二金属接合材料，在该状态下进行加压加热之后恢复到室温，由此得到接合体的工序。
10.一种半导体制造装置用构件的制法，其包括：
(a)通过喷镀在导电材料制的中间板的上表面形成陶瓷制的上部板的工序；以及
(b)在所述中间板的下表面与陶瓷制的下部板的上表面之间配置金属接合材料，在该状态下进行加压加热后恢复至室温，由此得到接合体的工序。
CN202180006040.5A 2021-02-04 2021-10-07 半导体制造装置用构件及其制法 Pending CN115210860A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021-016207 2021-02-04
JP2021016207 2021-02-04
PCT/JP2021/037206 WO2022168368A1 (ja) 2021-02-04 2021-10-07 半導体製造装置用部材及びその製法

Publications (1)

Publication Number Publication Date
CN115210860A true CN115210860A (zh) 2022-10-18

Family

ID=81387408

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180006040.5A Pending CN115210860A (zh) 2021-02-04 2021-10-07 半导体制造装置用构件及其制法

Country Status (4)

Country Link
US (1) US20230125679A1 (zh)
JP (1) JP7060771B1 (zh)
KR (1) KR20230014758A (zh)
CN (1) CN115210860A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024090276A1 (ja) * 2022-10-24 2024-05-02 東京エレクトロン株式会社 基板支持器及びプラズマ処理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636583Y2 (ja) * 1987-07-07 1994-09-21 住友金属工業株式会社 静電チャック
JPH09172056A (ja) * 1995-12-20 1997-06-30 Souzou Kagaku:Kk 半導体基板のプラズマ処理装置
US6790375B1 (en) * 1998-09-30 2004-09-14 Lam Research Corporation Dechucking method and apparatus for workpieces in vacuum processors
JP2003264223A (ja) * 2002-03-08 2003-09-19 Rasa Ind Ltd 静電チャック部品および静電チャック装置およびその製造方法
CN107004626B (zh) * 2014-11-20 2019-02-05 住友大阪水泥股份有限公司 静电卡盘装置
JP6380177B2 (ja) * 2015-03-12 2018-08-29 住友大阪セメント株式会社 静電チャック装置
US10008399B2 (en) 2015-05-19 2018-06-26 Applied Materials, Inc. Electrostatic puck assembly with metal bonded backing plate for high temperature processes
JP6615134B2 (ja) * 2017-01-30 2019-12-04 日本碍子株式会社 ウエハ支持台

Also Published As

Publication number Publication date
JP7060771B1 (ja) 2022-04-26
JPWO2022168368A1 (zh) 2022-08-11
US20230125679A1 (en) 2023-04-27
KR20230014758A (ko) 2023-01-30

Similar Documents

Publication Publication Date Title
TWI832114B (zh) 半導體製造裝置用構件及其製造方法
KR102636389B1 (ko) 반도체 제조 장치용 부재 및 그 제법
US20230125679A1 (en) Member for semiconductor manufacturing apparatus and method for manufacturing the same
US20230055928A1 (en) Wafer placement table
CN116504706A (zh) 半导体制造装置用部件
WO2022168368A1 (ja) 半導体製造装置用部材及びその製法
US20230057107A1 (en) Wafer placement table
CN118251756A (zh) 晶圆载置台
US12040165B2 (en) Wafer placement table
US20230111137A1 (en) Wafer placement table
TWI829212B (zh) 晶圓載置台
CN116741692A (zh) 半导体制造装置用部件
CN116504707A (zh) 半导体制造装置用部件
TW202425187A (zh) 晶圓載置台
CN116364627A (zh) 半导体制造装置用部件
CN116130324A (zh) 晶片载放台
CN115954310A (zh) 半导体制造装置用部件
KR20240003436A (ko) 웨이퍼 적재대
CN116344428A (zh) 半导体制造装置用部件
CN116960043A (zh) 晶片载放台

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination