CN115188678A - 一种微波集成电路导电互联的制造方法 - Google Patents

一种微波集成电路导电互联的制造方法 Download PDF

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Abstract

本发明公开了一种微波集成电路导电互联的制造方法,属于半导体技术领域。该制造方法包括形成以铜为主金属层的步骤。通过本发明的方法获得的互金属联具有低电阻,高耐化学(腐蚀)性,易于焊接,并且成本比原型显著降低。本发明中,通过用镍‑金金属体系覆盖铜层的表面和端面来确保耐腐蚀性。用铜层代替原型中由黄金制成的基础层,减小互联的厚度,即减小互连互联的寄生电容,提高了微波集成电路的截止频率。

Description

一种微波集成电路导电互联的制造方法
技术领域
本发明属于半导体技术领域,涉及一种微波集成电路导电互联的制造方法。并且可以用于微波与功率集成电路的制造,也可用于制造大功率开关元件,包括导体(互联)和接触垫。
背景技术
集成电路是在半导体材料内和覆盖在半导体表面的介电材料内形成的互连的器件集合。以在半导体内形成的器件包括MOS晶体管、双极晶体管、二极管、电容器与电阻器等等。集成电路芯片(IC芯片)构建在一个8英寸或12寸直径的硅晶片上。每个裸片中使用的器件通过在电介质内形成的导体路径相互连接。通常采用两层或多层导体路径,连续层由介电层隔开,用作互连。单个管芯上的器件之间的电信号传播延迟限制了集成电路的性能,即这些延迟限制了集成电路可以处理这些电信号的速度。较大的传播延迟会降低集成电路处理电信号的速度,而较小的传播延迟会提高该速度。因此,集成电路制造一个重要问题就是寻求减少传播延迟的方法。
信号传播延迟的问题对于微波器件与微波集成电路就更为关键,其金属互联一般都需要采用复合层金属结构,复合层包括一种或多种金属结构。衬底为材料的基底层,其上设置有一个或多个金属化层。衬底可以是半导体、或陶瓷等。
近年来,已经开发了许多将铜金属化应用于半导体工件的工艺。一种这样的工艺是化学气相沉积(CVD),其中通过气相铜组合物的热分解和/或反应在阻挡层的表面上形成薄铜膜。CVD工艺可以在各种拓扑剖面上形成保形铜覆盖,但当用于实现整个金属化层时,此类工艺成本高昂。
形成微波集成电路互联的一种已知方法,包括在预处理衬底上制造辅助金属层,通过光刻与刻蚀制造出具有互联图案的光致抗蚀剂掩模,从电解液中沉积黄金作为主金属层,去除光致抗蚀剂掩模,在沉积的黄金的掩模上蚀刻辅助金属层。该方法的缺点在于将黄金用作为主金属层,导致生产成本增加,并且与铜和银的电阻相比具有相对较高的电阻。所提出的发明的目的是保持原型固有互联的高耐腐蚀性和性能的稳定性的同时降低所使用的导电涂层的成本和厚度。
在微电子器件与集成电路芯片的制造中,特别是在微波集成电路与微波功率器件的制造过程中,多个金属化层的应用是整个制造过程中的一个重要步骤。金属化可用于形成诸如读写之类的分立微电子元件,但更常用于互连形成微波集成电路组件中的元件。在这个领域,如何制造高性能,高可靠与低成本的多层金属互联电路与集成电路组件,已经成为人们十分重视的问题。
微波集成电路与微波功率器件的金属互联有如下基本要求:
与微型组件和外部引线的元件提供高质量的接触;
电阻低(每平方厘米不超过1/10欧姆);
与制造微组件其他元素的技术相结合;
目前没有任何金属可以同时满足上述所有要求。
发明内容
针对现有技术的不足,本发明的目的是保持原型固有互联的高耐腐蚀性和性能的稳定性的同时降低所使用的导电涂层的成本和厚度,提高微波集成电路与功率集成电路组件金属互联的可靠性与稳定性。
本发明在于公开一种微波集成电路导电互联的制造方法,包括形成以铜为主金属层的步骤。
在本发明的一些优选的实施方式中,包括以下步骤:
S11,在衬底上形成辅助金属层;
S12,通过光刻与刻蚀形成微波集成电路金属互联基本图形;
S13,在所述钒层上形成铜层,以形成主金属层;
S14,通过光刻定义金属互联的最终图形;
S15,刻蚀所述铜层、钒层直至镍层;
S16,去除光刻掩模,在所述铜层上依次形成镍层和金层。
在本发明的一些优选的实施方式中,所述辅助金属层依次包括钛层、镍层和钒层,优选的,所述钛层为500-1000埃,所述镍层为1000埃,所述钒层为500埃。
在本发明的一些优选的实施方式中,S13中,所述铜层为2-3微米。
在本发明的一些优选的实施方式中,S14中,所述通过光刻定义金属互联的最终图形中,光致抗蚀剂掩模的每一边的宽度比先前的光致抗蚀剂掩模的宽度大1-3微米。
在本发明的一些优选的实施方式中,S16中,所述铜层为0.1微米。
在本发明的一些优选的实施方式中,S16中,所述金层为0.5-0.1微米。
在本发明的一些优选的实施方式中,S11中,通过射频溅射淀积所述辅助金属层。
在本发明的一些优选的实施方式中,S13中,通过电镀形成所述铜层。
在本发明的一些优选的实施方式中,S15中,所述刻蚀为离子刻蚀或湿法刻蚀,优选所述湿法刻蚀的蚀刻剂的组成比例为:(NH4)2S2O8 125g,H2SO4 75mL,H2O 0.5L。
在本发明的一些优选的实施方式中,S16中,通过电镀形成所述镍层。
在本发明的一些优选的实施方式中,S16中,通过电镀法沉积所述金层。
在本发明的一些优选的实施方式中,还包括S11之前的对所述衬底进行清洗的步骤,优选清洗剂中,氨溶液、过氧化氢溶液和水的体积比例为1:1:3。
在本发明的一些优选的实施方式中,包括以下步骤:
S21,在衬底上形成铜金属种子层;
S22,通过化学镀形成铜层;
S23,通过光刻与刻蚀工艺形成微波集成电路金属互联的最终图形。
在本发明的一些优选的实施方式中,S01中,所述铜金属种子层为500埃。
在本发明的一些优选的实施方式中,S02中,所述铜层为2微米。
在本发明的一些优选的实施方式中,S02中,使用具有铜络合剂的碱性浴在所述铜金属种子层上通过化学镀的方法淀积所述铜层。
在本发明的一些优选的实施方式中,所述铜络合剂为乙二胺四乙酸、乙二胺四乙酸二钠盐、乙二胺二钠盐和柠檬酸等多元羧酸或其盐类组成中的至少一种络合剂。
在本发明的一些优选的实施方式中,所述碱性浴的温度为35-65℃。
在本发明的一些优选的实施方式中,S01中,采用了化学镀浴组合物来增强所述铜金属种子层,优选所述组合物为硫酸铜。
在本发明的一些实施方式中,磁控溅射制备薄膜中,通过以下算法模拟仿真:
Fe=R×N2
Figure BDA0003712768870000051
Eijnl=Enl=Eij
Figure BDA0003712768870000052
Figure BDA0003712768870000053
Fe为沉积过程中粒子的沉积速率,R为单位时间内的沉积层的数,单位为ML/SN2位基底的网格数。Fh为扩散速率,vh为常数因子,Kb为常数(Boltzman),T为基材温度,Eijnl为粒子扩散所需要的的能量,从位置(i,j)到位置(n,l)。Enl为粒子在位置(n,l)的势能,Eij为粒子在位置(i,j)的势能。Ve为常数,Ee为单粒子脱附所需能量,
Figure BDA0003712768870000061
为位置(i,j)的原子脱附所需要的能量。
通过本发明的对沉积、扩散和脱附三个过程的算法仿真模拟粒子沉积到基材表面、粒子弛豫到最稳定的地方和粒子从基材表面脱附,可以很好的预估实际情况。
本发明的有益效果:
通过本发明的方法获得的互金属联具有低电阻,高耐化学(腐蚀)性,易于焊接,并且成本比原型显著降低。
本发明中,通过用镍-金金属体系覆盖铜层的表面和端面来确保耐腐蚀性。用铜层代替原型中由黄金制成的基础层,减小互联的厚度,即减小互连互联的寄生电容,提高了微波集成电路的截止频率。
附图说明
图1为微波集成电路的导电互联的横截面;
图2为在衬底上依次淀积钛(Ti)层,镍(Ni)层与钒金属层;
图3为光刻微波集成电路金属互联的基本图形;
图4为通过刻蚀形成微波集成电路金属互联的基本图形;
图5为在钒层上电镀铜层以形成主金属层;
图6为光刻微波集成电路金属互联的最终图形;
图7为通过蚀刻形成微波集成电路金属互联的最终图形;
图8为在铜层上电镀镍层,再电镀淀积金层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
一种用于制造微波集成电路的导电互联的方法,一种工艺流层包括在衬底上通过射频溅射或电镀淀积
Figure BDA0003712768870000071
的辅助金属层,如钛(Ti)层,溅射0.1微米(μm)的镍层,溅射淀积
Figure BDA0003712768870000072
的钒金属层,通过光刻与刻蚀形成微波集成电路金属互联基本图形,通过在镍层上电镀2-3微米厚度的铜层来形成主金属层,通过采用三步法最后形成微波集成电路互联图形:
第一步:通过光刻定义金属互联的最终图形,该光致抗蚀剂掩模的每一边的宽度比先前的光致抗蚀剂掩模的宽度大1-3微米(μm);
第二步:离子刻蚀铜与钒直至镍层;
第三步:去除光刻掩模,在铜层上电镀0.1微米(μm)的镍层,再电镀淀积0.5~1微米(μm)厚的金层。
另一种工艺流层包括在衬底上通过射频溅射或电镀淀积
Figure BDA0003712768870000081
的辅助金属层,形成超薄金属种子层。超薄金属种子层可以用作后续金属淀积层的任何材料形成,这样的金属包括例如铜、铜合金、铝、铝合金、镍、镍合金、锌、铬、锡、金、银、铂、钯、铱和钌等。然后在单独的金属淀积步骤中在其上淀积器件所需厚度的金属层,通过光刻与刻蚀工艺形成微波集成电路金属互联的最终图形。
本发明涉及半导体技术,并且可以用于微波与功率集成电路的制造,也可用于制造大功率开关元件,包括导体(互联)和接触垫,必须满足以下基本要求:
与微型组件和外部引线的元件提供高质量的接触;
电阻低(每平方厘米不超过1/10欧姆);
与制造微组件其他元素的技术相结合。
没有任何金属可以同时满足上述所有要求,因此,普遍使用多层膜导体来形成互联。采用形成氧化物的热量高且沸点高的金属,例如鉻(Cr),钛(Ti),钽(Ta),钒(V)等,用于下部金属粘附层,然后用具有高电导率的金属,例如银(Ag),金(Au),铜(Cu)等,用于下部粘附层,最后,如有必要,使用具有高耐腐蚀性的材料,例如镍(Ni),金(Au),R,钯(Pd)等的要求是对微波传输线和微波微电路的互联性能要求最严格的:所施加的金属化层必须具有极低的电阻率。这可以通过增加所形成的金属化层的厚度(最大可达10微米(μm)来实现。
形成微波集成电路互联的一种已知方法,包括在预处理衬底上制造辅助金属层,通过光刻与刻蚀制造出具有互联图案的光致抗蚀剂掩模,从电解液中沉积黄金作为主金属层,去除光致抗蚀剂掩模,在沉积的黄金的掩模上蚀刻辅助金属层。
该方法的缺点在于将黄金用作为主金属层,导致生产成本增加,并且与铜和银的电阻相比具有相对较高的电阻。所提出的发明的目的是保持原型固有互联的高耐腐蚀性和性能的稳定性的同时降低所使用的导电涂层的成本和厚度。
图1-图8展示了上述微波集成电路导电互联方法的制造流程。
所提出的形成集成电路金属互联的方法的一个具体实施例如下:
首先将衬底用过氧化氨溶液处理(成分组成为氨溶液-过氧化氢溶液-水,比分别为1:1:1:3),所述氨溶液为氨气的水溶液,浓度为26%(质量分数)。所述过氧化氢溶液为过氧化氢的水溶液,浓度为7%(质量分数)。然后在清洗后,在衬底上通过射频溅射淀积
Figure BDA0003712768870000091
的钛(Ti)层辅助金属层,在钛溅射过程中,将衬底加热到220-240℃的温度以确保形成的辅助金属层与衬底的良好粘附,溅射0.1微米(μm)的镍层,溅射淀积
Figure BDA0003712768870000092
的钒金属层,通过光刻与刻蚀形成微波集成电路金属互联基本图形,通过在镍层上电镀2-3微米厚度的铜层来形成主金属层,通过采用三步法最后形成微波集成电路互联图形:
第一步:通过光刻定义金属互联的最终图形,该光致抗蚀剂掩模的每一边的宽度比先前的光致抗蚀剂掩模的宽度大1.5微米(μm),这样做是为了使形成的金属浮雕层上覆盖一层镍-金薄膜以增强金属互联的可靠性。
第二步:离子刻蚀铜至镍层,(注:铜层也可以采用湿法刻蚀,在以下成分的蚀刻剂中以1.2μm/min的速度去除:
(NH4)2S2O8 125g,H2SO4 75mL,H2O 0.5升。
第三步:去除光刻掩模。在铜层上电镀0.1微米(μm)的镍层,再用电镀法淀积0.5~1微米(μm)厚的金层。
钛层使溅射的金属化层与衬底的表面具有良好的粘合性。底部镍层用于形成导电层。另外,镍是沉积镍金镀层的最佳金属。在镍厚度小于500A°时,不能确保给定的电化学淀积层的均匀性。应该注意的是,在镍的活化过程中,在电化学沉积之前在加热至50℃,浓度为25%(质量分数)的盐酸中处理,一部分涂层被蚀刻掉。导电铜层的厚度由对微波集成电路互联电阻的设计要求决定。
镍层以
Figure BDA0003712768870000101
的速率以脉冲模式从电化学溶液中沉积(成分比例:NiSO4,200g,NiCl2·6H2O 40g,H3CO3 40g,Na2SO4·10H2O 80g,每1升H2O)。从溶液中沉淀黄金层6(成分:KAu(CN)2 8.8g,柠檬酸3.7克g,三代柠檬酸钾40g,NiCO3 1.7g,乙烯二胺四醋酸0.13g,每1升H2O),以
Figure BDA0003712768870000102
(埃/分钟)的速率脉冲模式下进行。
所提出的形成集成电路金属互联的方法的另一个具体实施例如下:
在衬底上通过射频溅射淀积
Figure BDA0003712768870000103
的铜金属种子层,然后使用具有铜络合剂的碱性浴在铜金属种子层上通过化学镀的方法淀积2微米(μm)的铜层,铜络合剂可以采用乙二胺四乙酸(EDTA),乙二胺四乙酸二钠盐(EDTA-2Na),乙二胺二钠盐(ED)和柠檬酸等多元羧酸或其盐类组成中的至少一种络合剂,具有铜络合剂的碱性浴的温度是影响铜淀积速率的主要参数之一,温度范围控制在35~65℃之间,可根据铜淀积速率的需要选择合适的时间。通过光刻与刻蚀工艺形成微波集成电路金属互联的最终图形。
在一个具体实施例中,采用了化学镀浴组合物,例如化学硫酸铜浴来增强种子层。
本发明中的所述衬底是绝缘衬底,如陶瓷、蓝宝石、以及高纯化合物半导体,如碳化硅(SiC)、氮化镓(GaN)、氮化铝等等。
与原型相比,通过该方法获得的互联具有低电阻,高耐化学(腐蚀)性,易于焊接,并且成本比原型显著降低。通过用镍金金属体系覆盖铜层的表面和端面来确保耐腐蚀性。用铜层代替原型中由黄金制成的基础层,减小互联的厚度,即减小互连互联的寄生电容,提高微波集成电路的截止频率。
以上对本发明优选的具体实施方式和实施例作了详细说明,但是本发明并不限于上述实施方式和实施例,在本领域技术人员所具备的知识范围内,还可以在不脱离本发明构思的前提下作出各种变化。

Claims (10)

1.一种微波集成电路导电互联的制造方法,其特征在于,包括形成以铜为主金属层的步骤。
2.根据权利要求1所述的制造方法,其特征在于,包括以下步骤:
S11,在衬底上形成辅助金属层;
S12,通过光刻与刻蚀形成微波集成电路金属互联基本图形;
S13,在所述钒层上形成铜层,以形成主金属层;
S14,通过光刻定义金属互联的最终图形;
S15,刻蚀所述铜层、钒层直至镍层;
S16,去除光刻掩模,在所述铜层上依次形成镍层和金层。
3.根据权利要求1或2所述的制造方法,其特征在于,S11中,所述辅助金属层依次包括钛层、镍层和钒层,优选的,所述钛层为500-1000埃,所述镍层为1000埃,所述钒层为500埃。
4.根据权利要求1-3任一所述的制造方法,其特征在于,S13中,所述铜层为2-3微米;
和/或,S14中,所述通过光刻定义金属互联的最终图形中,光致抗蚀剂掩模的每一边的宽度比先前的光致抗蚀剂掩模的宽度大1-3微米;
和/或,S16中,所述铜层为0.1微米;
和/或,S16中,所述金层为0.5-0.1微米。
5.根据权利要求1-4任一所述的制造方法,其特征在于,S11中,通过射频溅射淀积所述辅助金属层;
和/或,S13中,通过电镀形成所述铜层;
和/或,S15中,所述刻蚀为离子刻蚀或湿法刻蚀,优选所述湿法刻蚀的蚀刻剂的组成比例为:(NH4)2S2O8 125g,H2SO4 75mL,H2O 0.5L;
和/或,S16中,通过电镀形成所述镍层;
和/或,S16中,通过电镀法沉积所述金层。
6.根据权利要求1-5任一所述的制造方法,其特征在于,还包括S11之前的对所述衬底进行清洗的步骤,优选清洗剂中,氨溶液、过氧化氢溶液和水的体积比例为1:1:3。
7.根据权利要求1-6任一所述的制造方法,其特征在于,包括以下步骤:
S21,在衬底上形成铜金属种子层;
S22,通过化学镀形成铜层;
S23,通过光刻与刻蚀工艺形成微波集成电路金属互联的最终图形。
8.根据权利要求7任一所述的制造方法,其特征在于,S01中,所述铜金属种子层为500埃;
和/或,S02中,所述铜层为2微米。
9.根据权利要求1-8任一所述的制造方法,其特征在于,S02中,使用具有铜络合剂的碱性浴在所述铜金属种子层上通过化学镀的方法淀积所述铜层;
优选地,所述铜络合剂为乙二胺四乙酸、乙二胺四乙酸二钠盐、乙二胺二钠盐和柠檬酸等多元羧酸或其盐类组成中的至少一种络合剂;
优选地,所述碱性浴的温度为35-65℃。
10.根据权利要求1-9任一所述的制造方法,其特征在于,S01中,采用了化学镀浴组合物来增强所述铜金属种子层,优选所述组合物为硫酸铜。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127743A1 (en) * 2001-11-30 2003-07-10 Axel Brintzinger Interconnect on a substrate
US20050186772A1 (en) * 2004-02-03 2005-08-25 Axel Brintzinger Process for producing metallic interconnects and contact surfaces on electronic components
DE102004023897A1 (de) * 2004-05-12 2005-12-15 Infineon Technologies Ag Verfahren zur Herstellung geschützter Leitbahnen und Kontaktflächen
US20060231948A1 (en) * 2005-04-13 2006-10-19 Stats Chippac Ltd. Integrated circuit system for bonding
CN103165481A (zh) * 2011-12-13 2013-06-19 颀邦科技股份有限公司 凸块制造工艺及其结构
CN113966099A (zh) * 2021-06-30 2022-01-21 西安空间无线电技术研究所 一种适用于固放产品的微波集成电路薄膜加厚工艺

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127743A1 (en) * 2001-11-30 2003-07-10 Axel Brintzinger Interconnect on a substrate
US20050186772A1 (en) * 2004-02-03 2005-08-25 Axel Brintzinger Process for producing metallic interconnects and contact surfaces on electronic components
DE102004023897A1 (de) * 2004-05-12 2005-12-15 Infineon Technologies Ag Verfahren zur Herstellung geschützter Leitbahnen und Kontaktflächen
US20060231948A1 (en) * 2005-04-13 2006-10-19 Stats Chippac Ltd. Integrated circuit system for bonding
CN103165481A (zh) * 2011-12-13 2013-06-19 颀邦科技股份有限公司 凸块制造工艺及其结构
CN113966099A (zh) * 2021-06-30 2022-01-21 西安空间无线电技术研究所 一种适用于固放产品的微波集成电路薄膜加厚工艺

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