CN115176421A - 数模转换器和用于数模转换的方法 - Google Patents

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Abstract

一种用于在增量模数转换器iADC(1)中使用的DAC(4)，其被配置为将多位字(x[n])转换成模拟反馈信号(y[n])。所述DAC(4)包括MMS逻辑块(8)。其还包括配置为基于所述选择矢量(s[n])生成相应的模拟部分(yi[n])的多个输出元件(9)，和用于将所述模拟部分(yi[n])组合成所述模拟反馈信号(y[n])的信号组合器(10)。在MMS逻辑块(8)中，级联设置交换区块(12)。每个交换区块(12)接收所述多位字(x[n])的至少一部分，将所述部分分割成两个子部分，并将每个所述子部分转发到一个之后的交换区块(12)或一个输出元件(9)。权重因子(W[n])通过用所述两个子部分的差值乘以所述权重因子来调整。权重累加器(28)累加相继的经调整的权重因子(W’[n])，其中，基于所述权重累加器(28)的符号来确定如何分割另外的多位字(x[n])的部分。

Description

数模转换器和用于数模转换的方法
本发明涉及一种用于在增量模数转换器中使用的数模转换器，一种增量模数转换器，一种电子设备，和一种用于数模转换的方法。
增量模数转换器(iADC)在需要将大动态范围的模拟信号转换到数字域中的许多应用中使用。iADC是过采样噪声整形转换器，并在其反馈回路中包括数模转换器(DAC)。iADC也可被称作增量Σ-Δ模数转换器，或增量S/D ADC。
作为噪声整形转换器的基本特性，DAC分辨率可以低于在滤波之后的输出数据字分辨率。然而，DAC线性确定转换线性，由此，已经在过去广泛地将单位DAC用于高分辨率转换器。单位DAC是内在线性的。然而，随着缩放技术和所导致的更低的供给电压，单位DAC的量化噪声开始变成对于环路滤波器积分器输出处的信号摆动的限制因素。
多位DAC设计可有助于缓解该问题，这是因为DAC位宽中的每个增大以2为倍数减小信号摆动。对于具有大于约72dB的动态范围的高分辨率多位DAC设计，DAC单元的内在匹配不足以保证DAC线性，因此利用动态元件匹配特性通过将错配整形到信号带之外来使得DAC线性。
对于iADC的噪声整形环路的稳定性，重要的是，量化器决策与DAC输出之间的延迟保持尽可能小。由于用于DAC的错配整形(MMS)电路是环路的一部分，它对整体延迟有贡献。此外，MMS电路对iADC的整体硬件复杂性有贡献。复杂的抽取滤波器和高速时钟要求可能会是必需的。
目的在于提供一种具有快速且硬件有效的MMS实施的数模转换器。目的还在于提供一种用于具有快速且硬件有效的MMS实施的数模转换的方法。
该目的是通过独立权利要求实现的。由附属权利要求得出其它实施例和变型。如上所述的定义也适用于以下说明，除非另有说明。
在数模转换器DAC的一个实施例中，DAC在增量模数转换器iADC中使用。DAC设置在iADC的反馈回路中，并配置为将多位字转换成模拟反馈信号。在iADC的转换周期中的每个时钟周期中，将新的多位字转发给DAC。多位字代表整数范围内的整数。所代表的整数的范围取决于多位字的位的数量。整数范围可以覆盖2m+1个不同整数，其中m是自然数。由此，多位字具有m+1个位。示例性地，多位字可代表-4至+4的范围中的字，由此覆盖9个不同整数值。在该情况中，多位字包括4个位。
DAC的模拟反馈信号可以是任何模拟信号。示例性地，模拟反馈信号可以是电压、电流或电荷载。模拟反馈信号具有取决于由多位字代表的整数的标称离散值。
DAC包括错配整形逻辑块。错配整形逻辑块配置为基于多位字，生成具有预定位数的选择矢量。如果多位字代表包括2m+1个不同整数值的整数范围内的整数，选择矢量的预定位数可以是2m。例如，如果包括4个位的多位字代表在-4至+4的范围中的整数，选择矢量的预定位数可以是8。
DAC还包括多个输出元件。输出元件配置为基于选择矢量，生成相应的模拟部分。输出元件的数量与选择矢量的位数相同。例如，如果选择矢量的预定位数是8，则有8个输出元件。选择矢量的每个位与对应输出元件关联。如果选择矢量的对应位是有效的，每个输出元件生成模拟部分。如果选择矢量的对应位是无效的，输出元件不生成模拟部分，或生成具有相反符号的模拟部分。而且，模拟部分具有与模拟反馈信号相同的物理单位。这意味着，例如，如果模拟反馈信号是电压，则模拟部分也是电压。所有输出元件设计为生成相同标称模拟部分。然而，由于制造工艺，所有输出元件生成带有内在错配误差的标称模拟部分。输出元件可以是例如1位DAC。
DAC还包括信号组合器。信号组合器设置为将由输出元件生成的模拟部分组合成模拟反馈信号。信号组合器加和来自输出元件的所有模拟部分。例如，如果模拟部分是电流或电荷载，信号组合器可以是来自输出元件的线顶点。
错配整形逻辑块包括预定数量的交换区块。交换区块的数量基于输出元件的数量，由此还基于多位字的位数。如果输出元件的数量是2m个，交换区块的数量是2m-1。例如，如果输出元件的数量是8个，则有7个交换区块。
每个交换区块包括用于接收信号的第一输入，和用于转发信号的第一和第二输出。交换区块级联地设置。这意味着交换区块可设置在编号的层中。交换区块的第一层包括接收多位字的一个交换区块。第一层的交换区块的两个输出可连接到第二层的交换区块的相应的第一输入。类似地，第二层的交换区块的输出可连接到第三层的交换区块的第一输入，依次类推。这意味着交换区块的数量逐层翻倍。最后的层的交换区块的输出连接到输出元件。交换区块的层数取决于多位字的位数。多位字包括m+1位，导致m个层。例如，如果多位字包括2位，则仅有1层交换区块，即仅一个交换区块。该一个交换区块的输出则直接连接到输出元件，即在本情况中，2个输出元件。一般性地，某个层中的交换区块的每个输出连接到之后的层的交换区块的相应的输入，或连接到输出元件。
每个交换区块配置为接收多位字的至少一部分，以将该部分分割成两个子部分并将每个子部分转发到另一之后的交换区块，或相应的输出元件中的一个。每个交换区块通过第一输入，接收多位字的至少一部分。每个交换区块通过相应的输出，将多位字的子部分转发向之后的交换区块，或输出元件中的一个。第一交换区块，即第一层的交换区块，接收完整的多位字。之后的交换区块分别接收多位字的部分或子部分。将多位字的部分的分割配置为使得两个子部分一同加起来是多位字的部分。多位字部分的分割可以是平分或非平分。这意味着两个子部分可具有相等值或不相等值。特别地，如果多位字的部分代表奇数整数，两个子部分可具有不相等值。例如，如果多位字的部分是代表整数7的4位表达“0111”，它可分割成分别代表数字3和4的“011”和“100”，反之亦然。
在每个交换区块中，通过用两个子部分之间的差值乘以权重因子，调节权重因子。权重因子可以是由另外的多位字来代表的数。权重因子可被转发到每个交换区块。权重因子可以对于每个交换区块是相同的。在iADC的转换周期中的每个时钟周期中，提供新的权重因子。权重因子可以随着iADC的转换周期中的每个时钟周期改变。经调整的权重因子是原始权重因子乘以从多位字的部分分割的两个子部分之间的差值。
每个交换区块包括设置为累加相继的经调整的权重因子的权重累加器。这意味着相继的经调整的权重因子由权重累加器加和。所累加的经调整的权重因子可存储在寄存器中。取决于之前的经调整的权重因子，经调整的权重因子的和可具有正的或负的符号。基于累加器的符号，确定如何分割在iADC的转换周期中的之后的时钟周期来到相应的交换区块的另外的多位字的部分。
这意味着，在非平分分割多位字部分的情况下，要么第一子部分，要么第二子部分被选择为比相应的另一子部分更大。例如，如果为“0111”的多位字的部分被分割成子部分“011”和“100”，可基于权重累加器的符号，确定哪个子部分变成“011”，哪个子部分变成“100”。将经调整的权重因子添加到权重累加器可以在确定分割当前多位字部分的方式之后实现。直至iADC的转换周期中的最后的时钟周期，权重累加器可汇聚到0。当每个交换区块的权重累加器已经汇聚到0时，错配误差也已经汇聚到0。
通过包括交换区块的错配整形逻辑块，实现MMS。如上所述，每个输出元件生成具有内在错配误差的标称模拟部分，这影响DAC的线性。通过生成选择矢量以激活相应的输出元件，可缓解，或甚至取消整体错配误差，这改善DAC的线性。MMS逻辑提供以合适的交替方式来激活输出元件。
iADC一般包括抽取滤波器。对于功率有效实施，iADC的抽取滤波器是积分器的级联。通过该方式，在iADC的阶高于一的情况下，第一时钟周期的采样转换的误差比最后的时钟周期的采样转换的误差被更多地加权。如上所述的MMS逻辑通过设置权重因子来考虑到这方面。这意味着错配整形逻辑实现输出元件激活的加权分布。
此外，如上所述的MMS逻辑可以以非常硬件有效的方式实施。MMS逻辑块的电路复杂性可以是低的，即门数可以是小的。对于MMS逻辑块，没有高速时钟要求，它可以以与iADC相同的时钟速度运行。这还意味着错配整形逻辑块的延迟可保持得非常低。而且，无需要求比基本需求更高的过采样比(OSR)的抽取滤波器或复杂的抽取滤波器。
分割多位字的部分的方式限定所导致的子部分之间的比。特别地，它确定子部分中的一个是否变得大于另一个，并且如果是这样的话，哪一个和大多少量。分割由交换区块或由交换区块所包括的组件来实施。
根据至少一些实施例，以一个或更多个步骤实施分割多位字或多位字的部分。这意味着可直接通过分割部分来创建两个子部分。然而，还可行的是，首先生成初步子部分，然后进一步调整它们，得到实际子部分。
由此，交换区块可包括设置为生成两个子部分的一个或更多个运算符。例如，交换区域包括除法、乘法、加法和/或减法装置，以处理所输入的相应的多位字或多位字的部分。
在一些实施中，每个交换区块包括除法器和可选的加法器。除法器可形成为右移运算符。加法器可形成为加和运算符以将余数、例如最低有效位(LSB)，添加到初步子部分中的一个。然而，不同实施也是可行的。
换句话说，初步子部分由除法器生成。可能地，余数被添加到或从初步子部分减掉，导致实际子部分中的一个。这意味着子部分可以是初步子部分的改动版本。通过改动初步子部分，形成实际子部分。子部分也可称作所得子部分。交换区块的所得子部分被转发到相应的之后的交换区块或输出元件中的一个。然而，可行的是，初步子部分与所得子部分相同。例如，如果没有给初步子部分添加或从初步子部分减掉余数，或如果余数为零，则是这样的情况。
在一些实施例中，在iADC的转换周期中的每个时钟周期中，提供新的权重因子，其中，相继的权重因子根据单调递减函数减小。这意味着一个时钟周期的权重因子等于或小于相应的之前的时钟周期的权重因子。相继的权重因子可根据预定函数，例如二次函数减小。可共同地为所有交换区块提供权重因子。权重因子可由权重生成器提供。权重生成器可包括存储对于每个时钟周期的权重因子的存储器元件。这意味着权重因子可以是硬编码在存储器元件上。替代地，权重生成器如下所述地运作。
根据一些实施，在每个转换周期之后，重置权重累加器。
在一个实施例中，每个交换区块还包括用于提供权重因子的第二输入。权重因子可以是由另外的多位字代表的数。权重因子可以被同时转发到每个交换区块。权重因子可以对于每个交换区块是相同的。在iADC的转换周期中的每个时钟周期，提供新的权重因子。权重因子可以随着iADC的转换周期中的每个时钟周期变化。
在一个实施例中，每个交换区块还包括用于提供时钟信号的第三输入，时钟信号提供为用于权重累加器累积之后的经调整的权重因子。可在每个交换区块中，同时实施累加之后的经调整的权重因子。时钟信号可以是如此的，其使得在确定分割当前多位字部分的方式之后，实施将经调整的权重因子添加到权重累加器。
在一些实施中，每个交换区块还包括配置为检测由达到交换区块的多位字的部分所代表的整数是偶数还是奇数的检测器。这意味着检测器检查所代表的整数是否可被2整除。在被2除之后没有余数的情况下，整数是偶数。在被2除之后有余数的情况下，整数是奇数。
在一些实施中，每个交换区块还包括配置为将多位字的部分分割成两个初步子部分的除法器，初步子部分具有比多位字的部分更小的绝对值。而且，初步子部分具有比多位字的部分更少的位。
在一些实施中，每个交换区块还包括配置为选择初步子部分中一个的选择器，该选择基于权重累加器的符号。例如，如果权重累加器的符号是正的，选择第一初步子部分，而如果权重累加器的符号是负的，选择第二初步子部分，反之亦然。
在一些实施中，每个交换区块还包括配置为将由除法器实施的分割的余数添加到由选择器选择的初步子部分的加法器。通过将多位字部分分割的余数添加到初步子部分中的一个，两个所得子部分加在一起是多位字部分。此外，通过将多位字部分分割的余数添加到初步子部分中的一个，子部分中的一个变得更大。子部分中哪一个变得更大是由选择器，基于权重累加器的符号确定的。在没有余数的情况下，没有将任何数添加到初步子部分。由于每个交换区块中的算法，多位字的两个所得子部分可具有相等值或不相等值。特别地，如果多位字的部分代表偶数整数，两个子部分可具有相等值。如果多位字的部分代表奇数整数，两个子部分具有不相等值。在两个子部分的不相等值的情况下，选择器基于权重累加器的符号，确定哪个子部分要比另一个更大。
通常，每个交换区块由硬件组件实现。然而，交换区块也可由软件实施来实现。
通过分割算法，多位字可被转换成多个单位字。特别地，两个子部分中每个可包括比多位字部分更少一位。如果输出元件是1位DAC，多位字的由最后层的交换区块转发到相应的输出元件的每个子部分包括1位。此外，通过使用基于权重累加器的选择器，如所需的频繁地触发输出元件中每个，以缓解或取消错配误差。
在另一实施例中，在使用符号来控制选择器之前，将额外偏移添加到权重累加器。偏移可以是随机或伪随机数。由此，偏移让权重累加器的符号不变，或改变权重累加器的符号。由此，可通过偏移来影响选择器对要添加余数的初步子部分的选择。
如果偏移合理地小，它不会影响电路的性能。通过使用额外偏移，可减小周期性噪声模式。
在一个实施例中，每个交换区块的除法器配置为将多位字的部分分割成具有相等值的两个初步子部分。分割可通过右移多位字的位，并将结果分配给两个初步子部分来实现。这意味着，如果多位字的部分代表偶数整数，除法器用2除该整数，并将结果分配给两个初步子部分。由此，提供两个相等的子部分，该除法留下为0的余数。然而，如果多位字的部分代表奇数整数，除法器用2除该整数，将结果向下取整，并将其分配给两个初步子部分。由此，提供两个相等的初步子部分，但该除法留下为1的余数。
在一些实施例中，每个交换区块的加法器配置为将由除法器实施的除法的余数，添加到由选择器选择的初步子部分。如上所述，在多位字的部分代表偶数整数的情况下，余数是0。在多位字的部分代表奇数整数的情况下，余数是1。通过将多位字部分分割的余数添加到初步子部分中的一个，两个所得子部分加在一起是多位字部分。
通过该分割逻辑，进一步简化交换区块的实施。这意味着可降低MMS逻辑块的复杂性。通过降低电路复杂性，还可减小MMS逻辑块的延迟。
在一个实施例中，第一交换区块、即接收完整多位字的交换区块，包括另外的检测器，该另外的检测器配置为检测代表大于整数范围中的最小值但小于其中的最大整数的偶数整数的多位字序列。这等同于不是整数范围中的最小或最大整数的整数。在本文中，多位字在iADC的转换周期的不同时钟周期，经受交换区块。代表偶数整数的多位字序列可包括代表偶数整数的至少两个相继的多位字。
对于所检测的序列的每第r个多位字，第一交换区块的加法器配置为将单元添加到两个初步子部分中的一个。减法器配置为从另一初步子部分减掉该单元。r是自然数。例如，r可以是2。选择器基于权重累加器的符号，确定相应的初步子部分，即要添加该单元的初步子部分和要减掉该单元的初步子部分。
例如，如果代表整数6的4位表达“0110”是所检测的序列的第r个多位字，两个所得子部分可以是分别代表数2和4的3位表达“010”和“100”。由此，代表偶数整数的多位字有效地分割成具有不相等值的两个子部分。权重因子要通过用两个子部分的差值(即分别的+2或-2)乘以它来调整。
在另外的实施例中，至少两个交换区块包括另外的检测器，该另外的检测器配置为检测代表不是整数范围中的最小或最大整数的偶数整数的多位字序列。对于所检测的序列的每第r个多位字，其中r是自然数，加法器配置为将单元添加到两个初步子部分中的一个，并且减法器配置为从另一初步子部分减掉该单元，其中，选择器基于权重累加器的符号，确定相应的初步子部分。由此，代表偶数整数的多位字有效地分割成具有不相等值的两个子部分。
通过检测代表不代表整数范围中的最小或最大整数的偶数整数的多位字序列，和将所检测的序列的每第r个多位字分割成具有不相等值的两个部分，可缩短MMS逻辑的汇聚时间，这意味着更快地缓解错配误差。
在一个实施例中，第一交换区块、即接收完整多位字的交换区块包括另外的检测器，该另外的检测器配置为检测代表不是整数范围中的最小或最大整数的偶数整数的多位字。
第一交换区块还包括抖动器，其中，抖动器随机确定将由另外的检测器检测到的多位字，分割成分别的具有相等或不相等值的两个部分。例如，抖动器生成定中心于约0的随机数，并基于随机数的符号，确定如何分割偶数多位字。
在抖动器确定不相等的分割的情况下，第一交换区块的加法器配置为将单元添加到两个初步子部分中的一个。减法器配置为从另一初步子部分减掉该单元。
选择器基于权重累加器的符号，确定相应的初步子部分，即要添加单元的初步子部分和要减掉单元的初步子部分。由此，有效地将代表偶数整数的多位字分割成具有不相等值的两个子部分。
在另一实施例中，至少两个交换区块包括另外的检测器，该另外的检测器配置为检测代表不是整数范围中的最小或最大整数的偶数整数的多位字。该至少两个交换区块还包括抖动器，其中，抖动器随机确定将由另外的检测器检测到的偶数多位字，分割成分别的具有相等或不相等值的两个部分。该至少两个交换区块的加法器配置为将单元添加到两个初步子部分中的一个，而减法器配置为从另一初步子部分减掉该单元，其中，选择器基于权重累加器的符号，确定相应的初步子部分。由此，代表偶数整数的多位字有效地分割成具有不相等值的两个子部分。
通过检测代表偶数整数的多位字并随机确定将偶数多位字分割成具有相等或不相等值的两个部分，可缩短MMS逻辑的汇聚时间，这意味着可更快地取消错配误差。
在一个实施例中，DAC还包括配置为为iADC的转换周期中的每个时钟周期提供相继权重因子的权重生成器。权重因子可以是由另外的多位字代表的数。权重因子对于所有交换区块共同生成。在给定时钟周期，权重因子可以对于每个交换区块是相同的。在iADC的转换周期中的每个时钟周期中，提供新的权重因子。
权重因子可随着iADC的转换周期中的每个时钟周期变化，也可保持恒定。特别地，权重生成器生成对于之后的时钟周期单调递减的权重因子。
权重因子可根据预定函数减小。预定函数可基于权重生成器的积分级的量。通常，权重因子由与iADC的抽取滤波器中的积分级的量相同的积分级的量来生成，以匹配DAC和抽取滤波器的加权。权重因子因此在二阶抽取滤波器的情况下以二次曲线衰减，或在三阶抽取滤波器的情况下，以三次曲线衰减。
通常，对于iADC，转换周期中的时钟周期的总数量是OSR。iADC的转换周期中的最后的时钟周期的权重因子必须是1，而iADC的转换周期中的第一时钟周期的权重因子是最大的那个。理论上来说，第一时钟周期的权重因子W可以由以下来计算：
Figure BDA0003721280970000101
其中，OSR是过采样比，Z是权重生成器的积分级数，“！”表示阶乘函数。然而，可以不使得信号显著劣化地，高度减小权重因子的大小和由此位宽，导致权重因子的更小的值。
由于权重因子随着之后的时钟周期减小，并且由于在每个交换区块中，权重因子通过用多位字的两个子部分之间的差值乘以它们而被调整，其中，该差值可以是正的或是负的，权重累加器汇聚到0。一旦权重累加器在每个交换区块中汇聚到0，就取消错配误差。
通过使用生成单调递减的权重因子的权重生成器，考虑到在iADC中，第一DAC反馈值比最后的反馈值被加权得更多。由于MMS逻辑，考虑到该加权，以生成选择矢量。如所需的频繁地，触发每个输出元件，以缓解或消除错配误差。
在一个实施例中，权重生成器还包括接收数字起始因子的生成器输入。数字起始因子可以是另外的多位字。数字起始因子设置为根据预定函数，循环计算相继权重因子。在该实施例的一个示例中，数字起始因子被硬编码在权重生成器所包括的积分寄存器中。在该情况中，无需生成器输入。
在一些实施例中，权重生成器还包括提供权重因子的生成器输出。生成器输出可以连接到交换区块的第二输入，以提供权重因子。在iADC的转换周期的每个时钟周期，生成器输出提供更新的权重因子。生成器输出为每个交换区块共同提供权重因子。
在一些实施例中，权重生成器还包括将生成器输入耦接到生成器输出的至少一个积分级。然而，权重生成器可包括多于一个的积分级。通常，权重生成器包括的积分级的数量与iADC的抽取滤波器中的积分级的数量相同，以匹配DAC和抽取滤波器的加权。然而，权重生成器也可包括更多或更少的积分级。例如，权重生成器可包括三个积分级。如上所述，在三个积分级的情况中，相继的权重因子根据三次曲线衰减。
在一些实施例中，每个积分级还包括用于分别地从生成器输入或从之前的积分级，接收数字输入信号的级输入。每个积分级还包括用于将数字输出信号分别地提供给之后的积分级或生成器输出的级输出。这意味着第一积分级的级输入连接到生成器输入。另外的积分级的级输入连接到之前的积分级的级输出。最后的积分级的级输出连接到生成器输出。
在一些实施例中，每个积分级还包括配置为组合数字输入信号和来自数字输出信号的反馈的级组合器。特别地，级组合器从来自数字输出信号的反馈，减掉数字输入信号。
在一些实施例中，每个积分级还包括配置为处理数字输入信号和来自数字输出信号的反馈的组合的寄存器，该寄存器提供数字输出信号。
通常，权重生成器由软件实施来实现。然而，权重生成器也可由硬件组件实现。
通过权重生成器，生成单调递减的权重因子。这些权重因子可被转发到每个交换区块，以支持包括加权算法的MMS逻辑。通过积分级的量，可控制权重因子递减所根据的预定函数。
在一个实施例中，权重生成器将对于转换周期的给定时钟周期的相应的权重因子，转发到每个交换区块。在本文中，提供权重因子的生成器输出连接到每个交换区块的第二输入。在iADC的转换周期的每个时钟周期，生成器输出提供不同权重因子。生成器输出为每个交换区块共同地提供权重因子。
由于每个交换区块可以以相同权重因子来工作，可进一步简化电路复杂性。
在一个实施例中，DAC集成在iADC中。iADC还包括用于提供模拟输入信号的输入。模拟输入信号可以是任何模拟信号，例如电流、电压，或电荷载。
在一些实施例中，iADC还包括配置为组合模拟输入信号和来自DAC的模拟反馈信号的组合器。来自DAC的模拟反馈信号具有与模拟输入信号相同的物理单位。例如，如果模拟输入信号是电压，来自DAC的模拟反馈信号也是电压。iADC的组合器连接到iADC的输入，以及连接到DAC的信号组合器。
在一些实施例中，iADC还包括配置为滤波模拟输入信号和模拟反馈信号的组合的环路滤波器。用于增量模数转换的环路滤波器是本领域技术人员已知的。环路滤波器可以是更高阶的。
在一些实施例中，iADC还包括用于基于环路滤波器的输出来生成多位字的N级量化器。多位字代表整数范围中的整数。所代表的整数的范围取决于多位字的位数。N级量化器可生成代表至少N个不同整数的多位字，其中，N是自然数。
在一些实施例中，iADC还包括反馈路径，该反馈路径包括DAC。DAC配置为将来自N级量化器的多位字转换成用于iADC的组合器的模拟反馈信号。DAC在上文中详细说明。
在一些实施例中，iADC还包括设置为滤波多位字以生成数字系统输出信号的抽取滤波器。通常，抽取滤波器实施为积分器级联。抽取滤波器的积分级的量可以调整为匹配权重生成器的积分级的量。抽取滤波器对于本领域技术人员是已知的。
iADC可在需要将大动态范围的模拟信号转换到数字域中的应用中使用。iADC是过采样噪声整形转换器，模拟电路非常类似于sigma-delta(S/D)调制器。与S/D调制器相反的，在每次转换之后，重置iADC，因此移除转换之间的关联。借助于该特性，iADC可在不相关的信号被多路复用到单个ADC的系统中使用。
在一个实施例中，iADC集成在电子设备中。而且，电子设备连接到至少一个传感器，其中，iADC配置为对该至少一个传感器提供的信号，实施模数转换。传感器可以是生成模拟信号(例如电压、电流，或电荷载)的任何环境传感器。例如，传感器可以是光学传感器，例如光电二极管，或光电二极管阵列。传感器也可基于电阻桥。在一个实施例中，iADC可以是16位模数转换器，其转换率为每秒100000样本(100kSPS)。
通过在连接到至少一个传感器的电子设备中使用iADC，例如电磁辐射的环境参数可被测量并在数字电路中进一步处理。
在又一实施例中，iADC集成在电流数字转换器集成电路中，该集成电路还包括电流电压转换器，其中，iADC配置为将电流电压转换器的输出转换成数字表示。
通过使用电流数字转换器，可将电流转换成电压信号，该电压信号则可被转换成数字信号。
还提供一种数模转换方法。对于数模转换器所述的所有特征也对于数模转换方法说明，反之亦然。
所述数模转换方法包括将代表整数范围中的整数的多位字转换成增量模数转换器iADC的模拟反馈信号。该数模转换方法还包括生成具有基于多位字的预定位数的选择矢量。生成选择矢量可通过使用包括预定数量的交换区块的错配整形逻辑块来实施。错配整形逻辑块和交换区块可由软件来实施。
所述方法还包括基于选择矢量来生成相应的模拟部分。生成模拟部分是通过使用多个输出元件来实施的。所述方法还包括将模拟部分组合成模拟反馈信号。
选择矢量的生成还包括相继地将多位字分割成相应的部分和子部分。例如，多位字的部分或多位字可被转发到交换区块，然后部分被分割成两个子部分，然后每个子部分被转发到相应的另一之后的交换区块，或转发到输出元件中的一个。
选择矢量的生成还包括通过用两个相应的子部分的差值乘以权重因子，来调整权重因子。例如，在每个交换区块中，通过用在相应的交换区块中生成的两个子部分的差值乘以权重因子来调整它们。
累积相继的经调整的权重因子。基于经调整的因子的累积的符号，确定如何分割iADC的转换周期中的之后的时钟周期的另外的多位字的部分。例如，在每个交换区块中，可在权重累加器中累积经调整的权重因子。像交换区块那样，权重累加器可以通过软件来实施。
通过该数模转换方法，实现MMS。通过生成选择矢量以激活相应的输出元件，可缓解或甚至取消整体错配误差，这改善DAC的线性。此外，通过对MMS包括加权算法，考虑到了第一时钟周期的采样转换误差比最后的时钟周期的采样转换误差被加权得更大得多。该方法易于实施，并可快速地实施。这意味着延迟可保持非常低。
在另一实施例中，所述方法还包括在iADC的转换周期中的每个时钟周期中，提供新的权重因子。相继权重因子根据单调递减函数减小。
在所述方法的又一实施例中，所述方法还包括通过使用权重生成器，对于iADC的转换周期中的每个时钟周期，生成相继权重因子。权重生成器可以通过软件来实施。权重因子的生成还包括在生成器输入处接收数字起始因子。替代地，数字起始因子可被硬编码在寄存器中，使得无需生成器输入。提供至少一个积分级，该积分级将生成器输入耦接到生成器输出。在积分级的级输入处，接收来自生成器输入或来自之前的积分级的数字输入信号。数字输入信号与来自数字输出信号的反馈进行组合。在处理数字输入信号和来自数字输出信号的反馈的组合之后，可在级输出处提供数字输出信号。数字输出信号被提供给之后的积分级或生成器输出。权重因子的生成还包括在生成器输出处提供权重因子。
通过对iADC的转换周期中的每个时钟周期生成相继权重因子，考虑到了在iADC中，转换的第一DAC反馈值比转换的最后的反馈值被加权得更多。权重因子可根据补充DAC反馈值的加权的预定函数来生成。例如，权重因子根据单调递减函数减小。
在所述方法的又一实施例中，检测输入相应的交换区块的多位字的部分所代表的整数是偶数还是奇数。多位字的部分被分割成具有相等值的两个初步子部分。分割可由右移运算来实现。这意味着用2除所代表的整数，并将其向下取整。在多位字所代表的整数是偶数的情况下，从该除法留下为0的余数。在多位字所代表的整数是奇数的情况下，余数则是1。然后，基于经调整的权重因子的累积的符号，来选择一个初步子部分。除法的余数被添加到基于经调整的权重因子的累积的符号所选择的初步子部分。
通过该算法，实现子部分具有比多位字部分更少一位，它们是通过分割从该多位字部分生成的。此外，算法易于实施，在执行期间不消耗很多时间。由于基于权重累加器的符号来选择一个初步子部分，考虑到了在iADC的转换周期中的该具体时钟周期处，DAC反馈值的权重。
在所述方法的另一实施中，在第一交换区块中，检测代表不是整数范围中的最小或最大整数的偶数整数的多位字的序列。序列的多位字在iADC的转换周期中的之后的时钟周期，达到交换区块。对于所检测的序列的每第r个多位字，其中r是自然数，将单元添加到两个初步子部分中的一个，并从另一初步子部分减掉该单元，其中，相应的初步子部分基于经调整的权重因子的累积的符号来选择。通过该算法，更快地实现MMS汇聚。
在所述方法的另一实施中，在第一交换区块中，检测代表不是整数范围中的最小或最大整数的偶数整数的多位字。而且，随机确定将代表偶数整数的所检测的多位字分割成分别的相等或不相等值。在确定不相等的分割的情况下，将单元添加到两个初步子部分中的一个，并从另一初步子部分减掉该单元，其中，相应的初步子部分基于经调整的权重因子的累积的符号。而且通过该算法，也可更快地实现MMS汇聚。
可使用根据上述实施中的任一个的DAC，来实施所述方法。对于阅读了上述对于DAC所述的各个实施例的本领域技术人员，所述方法的另外的实施会是显而易见的。
将在下文中，参照附图，对于多个实施例，更详细地说明经改善的转换概念。相同附图标记指示具有相同功能的信号、元件或组件。如果信号、元件或组件在功能上彼此对应，不一定会在下图每幅中重复说明它们。
图1示出增量模数转换器iADC的示意图。
图2示出数模转换器DAC的一个实施例的示意图。
图3示出根据数模转换器DAC的一个实施例的选择矢量。
图4示出根据数模转换器DAC的一个实施例的交换区块的示意图。
图5示出根据数模转换器的另一实施例的交换区块的示意图。
图6示出根据图5的实施例的偶数值检测的两幅流程图。
图7示出根据数模转换器DAC的一个实施例的权重生成器的示意图。
图8示出根据一个实施例的电子设备的示意图。
在图1中，示出增量模数转换器iADC的示意图。由于iADC的概念性原理对于本领域技术人员是已知的，仅粗略说明该示意图。
iADC 1包括用于提供模拟输入信号A的输入2。iADC还包括具有数模转换器DAC 4的反馈路径3。对于iADC的转换周期中的每个时钟周期n，DAC 4提供模拟反馈信号y[n]。输入信号A和模拟反馈信号y[n]两者被转发到iADC 1的组合器5。组合器5将模拟输入信号A和取反的模拟反馈信号y[n]加和，并将组合的信号C转发到环路滤波器6。这意味着组合器从模拟输入信号A减掉模拟反馈信号y[n]。环路滤波器6配置为根据已知滤波技术，来滤波组合的信号C。然后将被滤波的信号F转发到N级量化器7。在每个时钟周期n，N级量化器7由被滤波的信号F，生成多位字x[n]。取决于多位字的有效位，多位字x[n]可代表N个不同的整数，其中N是自然数。多位字x[n]通过反馈路径3被转发到配置为将多位字x[n]转换成模拟反馈信号y[n]的DAC 4。
反馈路径3中的DAC 4包括错配整形逻辑块8。错配整形逻辑块配置为生成具有预定位数的选择矢量s[n]。该位数基于多位字x[n]。DAC 4还包括多个输出元件9和信号组合器10。输出元件9的数量对应于选择矢量s[n]的位数。输出元件9配置为基于选择矢量s[n]来生成相应的模拟部分yi[n]，其中i是输出元件9的编号。这意味着选择矢量s[n]的每个与对应输出元件9关联。如果选择矢量s[n]的对应位是有效的，每个输出元件9生成模拟部分yi[n]。如果选择矢量s[n]的对应位是无效的，输出元件9不生成模拟部分yi[n]，或者生成具有相反符号的模拟部分yi[n]。信号组合器10将由输出元件9生成的所有模拟部分yi[n]组合成模拟反馈信号y[n]。这意味着信号组合器10加和所有模拟部分yi[n]。
iADC 1还包括抽取滤波器11。抽取滤波器11接收iADC 1的转换周期中的每个时钟周期n的多位字x[n]。抽取滤波器11配置为滤波多位字x[n]，以生成数字系统输出信号D。抽取滤波器11可使用的滤波技术一般是本领域技术人员已知的。
在图2中，示出DAC 4的一个实施例的示意图。在该示例中，DAC 4具有有限分辨率。然而，可容易地调整DAC 4，以实现更低或更高的分辨率。由此，图2所示的示意图应理解为一个示例性实施例，不损失一般性。
DAC 4包括多个组件，即错配整形逻辑块8，多个输出元件9，和信号组合器10。这些组件通过多个信号连接。错配整形逻辑块8包括级联设置的预定数量的交换区块12。交换区块12的数量由代表整数范围中的整数的多位字来预定。出于相同的原因，输出元件9的数量是预定的。在该示例中，错配整形逻辑块8包括七个交换区块12a至12g，和八个输出元件9a至9h。
通过图2的DAC，能够转换代表覆盖九个不同整数的范围中的整数的多位字x[n]。被整数范围覆盖的整数对应于N级量化器7的级。在本示例中，N级量化器7是生成4位字的9级量化器。
交换区块12级联设置，形成交换区块层Lj。交换区块的第一层L1包括一个交换区块12a。从层Lj至层Lj+1，交换区块12的数量翻倍。由此，在本示例中，第二层L2包括两个交换区块12b至12c，第三层L3包括四个交换区块12d至12g。
在图2中，每个交换区块的输入和输出信号的位数由穿过信号线的线边上的数字来指示。第一层L1的交换区块12a接收来自N级量化器的多位字x[n]，在该示例中，该多位字是4位信号。多位字x[n]被交换区块12a分割成多位字的两个部分x1234[n]和x5678[n]，它们被转发到第二层L2的交换区块12b至12c。多位字x[n]的部分x1234[n]和x5678[n]是3位信号，由此具有比多位字x[n]更少一位。在下一步骤中，部分x1234[n]被交换区块12b分割成子部分x12[n]和x34[n]，而部分x5678[n]被交换区块12c分割成子部分x56[n]和x78[n]。子部分x12[n]、x34[n]、x56[n]，和x78[n]是2位信号。它们被转发到第三层L3的交换区块12d至g。交换区块12d将子部分x12[n]分割成进一步的子部分x1[n]和x2[n]，两个进一步的子部分是1位信号。交换区块12e将子部分x34[n]分割成进一步的子部分x3[n]和x4[n]，两个进一步的子部分是1位信号。交换区块12f将子部分[n]56[n]分割成进一步的子部分x5[n]和x6[n]，两个进一步的子部分是1位信号。交换区块12g将子部分x78[n]分割成进一步的子部分x7[n]和x8[n]，两个进一步的子部分是1位信号。
如图3所示，每个进一步的子部分x1-8[n]是选择矢量s[n]的元素。每个进一步的子部分x1-8[n]被转发到相应的输出元件9a-h。输出元件9可以是1位DAC。取决于选择矢量s[n]，即包括进一步的子部分x1-8[n]的选择矢量的位，来触发输出元件9。如果选择矢量s[n]的对应位，即xi[n]，是有效的，每个输出元件9生成模拟部分yi[n]。如果选择矢量s[n]的对应位，即xi[n]，是无效的，输出元件9不生成模拟部分yi[n]，或生成具有相反符号的模拟部分yi[n]。
信号组合器10将输出元件9生成的所有模拟部分yi[n]组合成模拟反馈信号y[n]。模拟反馈信号y[n]还被转发到iADC的组合器5。
在图3中，示出选择矢量s[n]的一个示例。在该示例中，选择矢量s[n]具有至少八个元素xi[n]，其控制至少八个输出元件9。在DAC 4具有比图2的DAC 4更高的分辨率的情况下，错配逻辑块8包括多于七个的交换区块12和多于八个的输出元件9。在该情况下，选择矢量s[n]包括的元素数量与输出元件9的数量相同，这由选择矢量s[n]的末端的点来指示。
在图4中，示出根据DAC 4的一个实施例的示例性交换区块12的示意图。所示出的交换区块12必须理解为是根据所提出的MMS逻辑的基本想法的示例性实施例。对于阅读本文的本领域技术人员，所提出的MMS逻辑的不同于图4但具有相同功能的其它实施会变得显而易见。
而且，所示的交换区块12可以是DAC 4的错配整形逻辑块8中的任何交换区块12。这意味着图4的交换区块12可设置在错配整形逻辑块8的任何层Lj中。交换区块12具有用于接收多位字x[n]或多位字x[n]的至少一部分xk[n]的第一输入13。不损失一般性地，图4的交换区块12接收输入信号，其包括多位字x[n]的部分xabcd[n]，并具有L个位，其中，L是大于1的自然数。
交换区块12还包括用于在iADC 1的转换周期中的每个时钟周期n，提供权重因子W[n]的第二输入14。权重因子W[n]可以是包括K位的信号，其中，K是自然数。交换区块还包括用于提供时钟信号CLK的第三输入15。
多位字x[n]的部分xabcd[n]被转发到检测器16。检测器16检测部分xabcd[n]是否表示偶数或奇数整数。如果部分xabcd[n]表示偶数整数，检测器16输出“0”。否则，如果部分xabcd[n]表示奇数整数，检测器16输出“1”。检测器16的输出可被理解为部分xabcd[n]的除法的余数ε。
多位字x[n]的部分xabcd[n]还被转发到除法器17。除法器17将部分xabcd[n]分割成两个相等的初步子部分xab[n]和xcd[n]。分割可通过右移部分xabcd[n]的位来实现。这意味着由部分xabcd[n]表示的整数被2除并向下取整。该除法的结果被分配给两个初步子部分xab[n]和xcd[n]。在部分xabcd[n]表示偶数整数的情况下，该除法留下余数ε＝0，即两个初步子部分xab[n]和xcd[n]加起来是部分xabcd[n]。在部分xabcd[n]表示奇数整数的情况下，该除法留下余数ε＝1。如上所述，该余数ε由检测器16输出。
交换区块12还包括加法器18。加法器18配置为将由除法器17实施的除法的余数ε添加到初步子部分中的一个xab[n]或xcd[n]。加法器包括第一AND门19和第二AND门20。第一AND门19的输入终端中的一个被反相。检测器16的输出的余数ε被转发到两个AND门19、20中的非反相的一个输入终端。加法器还包括配置为将余数ε添加到第一初步子部分xab[n]的第一加和运算符21。第一AND门19的输出连接到第一加和运算符21。加法器还包括配置为将余数ε添加到第二初步子部分xcd[n]的第二加和运算符22。第二AND门20的输出连接到第二加和运算符22。
交换区块12还包括配置为选择初步子部分中的要添加余数ε的一个xab[n]或xcd[n]的选择器23。在本文中，选择是基于之前的时钟周期的累加的经调整的权重因子W[n]的。如果余数ε要添加到第一初步子部分xab[n]，选择器23输出0。相反地，如果余数ε要添加到第二初步子部分xcd[n]，选择器23输出1。选择器23的输出的选择信号δ被转发到加法器18的AND门19、20的另一相应的输入终端。由此，选择信号δ被转发到第一AND门19的反相的输入终端和第二AND门20的非反相的第二输入终端。
只有在AND门19、20中的一个的两个输入终端都是“1”的情况下，相应的AND门才将“1”转发到对应的加和运算符21、22，分别导致添加到对应的初步子部分xab[n]或xcd[n]。这意味着在余数ε是“0”的情况下，完全没有添加。在余数ε是“1”并且选择信号δ是“0”的情况下，由于选择信号δ是反相的，第一AND门被激活，由此变成“1”。在余数ε是“1”且选择信号δ是“1”的情况下，第二AND门被激活。
交换区块12还包括转发第一子部分xab[n]的第一输出24。交换区块12还包括转发第二子部分xcd[n]的第二输出25。两个子部分xab[n]、xcd[n]具有L-1位，由此比多位字x[n]的部分xabcd[n]少一位。而且，在部分xabcd[n]表示偶数整数的情况下，两个子部分xab[n]、xcd[n]具有相等值。在部分xabcd[n]表示奇数整数的情况下，子部分xab[n]、xcd[n]中的一个比对应的另一个大1。
由交换区块12的第二输入14提供的权重因子W[n]通过用两个输出的子部分xab[n]、xcd[n]之间的差值乘以它来调整。这通过使用第一逻辑运算符26和第二逻辑运算符27来实现。第一逻辑运算符26连接到选择信号δ用于评估。如果选择信号δ是“0”，权重因子W[n]被乘以-1，并转发到第二逻辑运算符27。如果选择信号δ是“1”，权重因子W[n]被乘以+1，即保持不变，并转发到第二逻辑运算符27。第二逻辑运算符27接收余数ε用于评估。如果由于部分xabcd[n]所表示的整数是奇数，所以余数是“1”，则第二逻辑运算符27输出由第一逻辑运算符26调整的权重因子W’[n]。如果由于部分xabcd[n]所表示的整数是偶数，所以余数是“0”，则权重因子W[n]被乘以0，并进一步转发。在该情况下，第二逻辑运算符27输出“0”。
交换区块12还包括设置为累加相继的经调整的权重因子W’[n]的权重累加器28。权重累加器28包括加和运算符29和存储30。加和运算符29加和来自第二逻辑运算符27的经调整的权重因子W’[n]和由存储30输出的来自之前的时钟周期的经调整的权重因子W’[n]的累加Rn-1。该和然后被存储到存储30中，作为新的累积Rn-1，用于接下来的时钟周期n+1。存储30接收时钟信号CLK，以按时存储新的累加Rn-1。将新的累加Rn-1存储到存储30中是在由选择器23选择初步子部分xab[n]、xcd[n]中的一个之后实施的。存储30将经调整的权重因子W’[n]的累加Rn-1转发到选择器23，用于之后的时钟周期n+1。
在图5中，示出根据DAC 4的一个实施例的另一示例性交换区块12的示意图。特别地，图5的交换区块12可以是接收多位字x[n]的错配整形逻辑块8的第一层L1的交换区块12。
图5的交换区块12与图4的交换区块12的不同之处在于，它还包括接收多位字的另外的检测器41。在一个实施例中，另外的检测器41检测表示不是整数范围中的最小或最大整数的偶数整数的多位字x[n]的序列。在另一实施例中，另外的检测器41检测表示不是整数范围中的最小或最大整数的偶数整数的多位字x[n]，并还包括随机确定如何分割所检测的多位字的抖动器42。取决于检测，另外的检测器41输出“0”或“1”。所输出的信号记为单元u。在图6中更详细地说明另外的检测器41。
图5的交换区块12与图4的不同之处还在于包括OR门43。OR门43的第一输入终端连接到另外的检测器41的输出。第二输入终端连接到检测器16。OR门43的输出终端连接到加法器18的AND门19、20的相应的输入终端。这意味着在该实施例中，加法器18还配置为将由另外的检测器41所输出的单元u，添加到由除法器17生成的两个初步子部分中的一个x1234[n]或x5678[n]。
图5的交换区块12还包括减法器44。减法器44配置为从相应的两个初步子部分中的另一个x1234[n]或x5678[n]减掉单元u。减法器44包括第一AND门45和第二AND门46。第二AND门46的输入终端中的一个是反相的。另外的检测器41输出的单元u被转发到两个AND门45、46中每个的非反相的一个输入终端。减法器44还包括配置为从第一初步子部分x1234[n]减掉单元u的第一差值运算符47。第一AND门45的输出连接到第一差值运算符47。减法器44还包括配置为从第二初步子部分x5678[n]减掉单元u的第二差值运算符48。第二AND门48的输出连接到第二差值运算符48。
选择器23输出的选择信号δ被转发到减法器44的AND门45、46的另一相应的输入终端。由此，选择信号δ被转发到第二AND门46的反相输入终端和第一AND门45的非反相的第二输入终端。
图5的交换区块12还包括设置在第一逻辑运算符26与第二逻辑运算符27之间的第三逻辑运算符49。第三逻辑运算符49连接到另外的检测器41的输出，即单元u，用于评估。如果单元u是“0”，来自第一逻辑运算符26的经调整的权重因子W’[n]被乘以1，即保持不变，并被转发到第二逻辑运算符27。如果单元u是“1”，来自第一逻辑运算符26的经调整的权重因子W’[n]被乘以2，并被转发到第二逻辑运算符27。
在图6a中，示出根据一个实施例的另外的检测器41的逻辑运算的流程图。该实施例提及检测表示不是整数范围中的最小或最大整数的偶数整数的多位字x[n]的序列的另外的检测器41。
另外的检测器41接收多位字x[n]。在第一步骤中，检查多位字是否表示偶数整数。如果多位字x[n]不表示偶数整数，将初始具有值0的计数器EvenCNT重置为0，并且另外的检测器41输出“0”，导致相等的分割。如果多位字x[n]表示偶数整数，计数器增加1。在后一情况中，在第二步骤中，检查计数器EvenCNT是否大于参数CNTLimit。例如，参数CNTLimit可以是1，如果所检测的序列的每个第二多位字x[n]应被分割成具有不相等的值的部分。如果计时器EvenCNT小于或等于参数CNTLimit，另外的检测器41输出“0”。否则，在第三步骤中，检查由多位字x[n]所表示的整数是否小于整数范围的最大值并大于整数范围的最小值。如果是，另外的检测器41输出“1”，导致不相等的分割。否则，另外的检测器41输出“0”。可不影响整体结果地调换第二和第三步骤的顺序。第三步骤可替代地也在第一步骤之前执行，而不显著地影响整体性能。
在图6b中，示出根据另一实施例的另外的检测器41的逻辑操作的流程图。该实施例提及检测表示不是整数范围中的最小或最大整数的偶数整数的多位字x[n]的另外的检测器41，其中，抖动器42随机确定如何分割所检测的多位字。
另外的检测器41接收多位字x[n]。在第一步骤中，检查多位字x[n]是否表示偶数整数。如果多位字x[n]不表示偶数整数，另外的检测器41输出“0”。否则，抖动器42随机确定如何分割多位字x[n]，即将其分割成具有相等或不相等值的两个子部分。抖动器42可以是生成0至1的随机数的随机数生成器。如果随机数小于0.5，另外的检测器41输出“0”，导致相等的分割。否则，在接下来的步骤中，检查多位字x[n]表示的整数是否小于整数范围的最大整数并大于整数范围的最小整数。如果是，另外的检测器41输出“1”，导致不相等的分割。否则，另外的检测器41输出“0”。可以不影响整体功能性地，重新设置步骤的顺序。
在图7中，示出根据DAC 4的一个实施例的权重生成器31的示意图。图7所示的权重生成器31代表权重生成器31的一个优选实施例。然而，不同实施例也是可行的。例如，权重生成器31可包括其中存储不同权重因子W[n]的存储器元件(未示出)。
图7的权重生成器31包括用于接收数字起始因子33的生成器输入32。起始因子33可由外部硬件或外部软件提供，或可被硬编码在权重生成器中的积分寄存器中。对于每个时钟周期n，要求起始因子以相继计算单调递减的权重因子W[n]。为此，权重生成器31包括用于将权重因子W[n]转发到交换区块12的第二输入14的生成器输出34。
图7的权重生成器31包括将生成器输入耦接到生成器输出的三个积分级35a至35c。如对于第一积分级35a所标记的，每个积分级35包括级输入36。级输入36接收相应的来自生成器输入32或来自之前的积分级35的数字输入信号。如也对于第一积分级35a所标记的，每个积分级35还包括级输出37。级输出37为相应的之后的积分级35或生成器输出34，提供数字输出信号。这意味着最后的积分级35c的数字输出信号是权重因子W[n]。每个积分级35还包括配置为组合数字输入信号和来自数字输出信号的反馈的级组合器38。对于第一积分级35a，标记级组合器38。具体地说，级组合器38从来自数字输出信号的反馈减掉数字输入信号。每个积分级35还包括配置为处理数字输入信号和来自数字输出信号的反馈的组合的寄存器39。寄存器39提供每个积分级35的相应的数字输出信号。每个寄存器接收寄存器因子40a至40c。对于iADC 1的转换周期中的第一时钟周期n＝1，可能要求寄存器因子40a至40c，以用起始值初始化寄存器39。寄存器因子40a至40c可由起始因子33和iADC 1的转换周期中的最后的时钟周期n＝OSR的权重因子W[n]必须为1的条件来得出。对于iADC 1的每个新的转换周期，即对于每个时钟周期n＝1，可重新初始化每个积分级35的寄存器39。然而，也可以其它时间间隔发生重新初始化。例如，每第X个转换周期，发生重新初始化。例如，可在每第二个或第三个转换周期之后，重新初始化寄存器39。重新初始化的准确时间对iADC的功能性没有显著影响。
图8示出包括iADC(1)并连接到至少一个传感器(51)的电子设备(50)的一个示例性实施例的示意图。iADC(1)配置为实施对由该至少一个传感器(51)提供的信号的模数转换。
为了使得读者熟悉所述想法的新颖方面的目的，讨论了在本文中公开的DAC的实施例。尽管示出并说明了优选实施例，本领域技术人员可不一定要超出权利要求书的范围地，对所公开的概念进行众多改变、改动、等同和替换。
应当理解，本公开不限于所公开的实施例以及上文具体示出和描述了的内容。相反，可以有利地组合在单独的从属权利要求或在说明书中记载的特征。此外，本公开的范围包括对本领域技术人员将是显而易见并且落入所附权利要求书的范围内的变化和修改。
在权利要求书或说明书中使用的术语“包括”不排除相应特征或程序的其它元件或步骤。在结合特征使用术语“一”或“一个”的情况下，它们不排除多个这样的特征。此外，权利要求书中的任何附图标记不应被解释为限制范围。
附图标记
1 增量模数转换器iADC
2 iADC的输入
3 iADC的反馈路径
4 数模转换器DAC
5 iADC的组合器
6 环路滤波器
7 N级量化器
8 错配整形逻辑块
9 输出元件
10 DAC的信号组合器
11 抽取滤波器
12 交换区块
13 交换区块的第一输入
14 交换区块的第二输入
15 交换区块的第三输入
16 交换区块的检测器
17 交换区块的除法器
18 交换区块的加法器
19 加法器的第一AND门
20 加法器的第二AND门
21 加法器的第一加和运算符
22 加法器的第二加和运算符
23 交换区块的选择器
24 交换区块的第一输出
25 交换区块的第二输出
26 交换区块的第一逻辑运算符
27 交换区块的第二逻辑运算符
28 交换区块的权重累加器
29 权重累加器的加和运算符
30 权重累加器的存储
31 权重生成器
32 生成器输入
33 权重生成器的数字起始因子
34 生成器输出
35 权重生成器的积分级
36 积分级的级输入
37 积分级的级输出
38 积分级的级组合器
39 积分级的寄存器
40 寄存器因子
41 另外的寄存器
42 抖动器
43 OR门
44 减法器
45 减法器的第一AND门
46 减法器的第二AND门
47 减法器的第一差值运算符
48 减法器的第二差值运算符
49 交换区块的第三逻辑运算符
50 电子设备
51 传感器
A 模拟输入信号
y[n] 模拟反馈信号
u 单位信号
C 组合的信号
F 被滤波的信号
x[n] 多位字
s[n] 选择矢量
yi[n] 模拟部分
Lj 交换区块的层
xk[n] 多位字的部分/子部分
W[n] 权重因子
W’[n] 经调整的权重因子
CLK 时钟信号
ε 除法的余数
δ 选择信号
Rn-1 经调整的权重因子的累积

Claims (18)

1.一种用于在增量模数转换器iADC(1)中使用的数模转换器DAC(4)，所述DAC(4)配置为将多位字(x[n])转换成模拟反馈信号(y[n])，所述多位字(x[n])表示整数范围中的整数，所述DAC(4)包括：
-错配整形逻辑块(8)，其配置为基于所述多位字(x[n])生成具有预定位数的选择矢量(s[n])，
-多个输出元件(9)，其配置为基于所述选择矢量(s[n])生成相应的模拟部分(yi[n])，和
-信号组合器(10)，其用于将所述模拟部分(yi[n])组合成所述模拟反馈信号(y[n])，
其中，在所述错配整形逻辑块(8)中：
-级联设置预定数量的交换区块(12)，
-每个交换区块(12)配置为接收所述多位字(x[n])的至少一部分，将所述部分分割成两个子部分，并将每个子部分分别转发到另一之后的交换区块(12)或所述输出元件(9)中的一个，
-在每个交换区块(12)中，权重因子(W[n])通过用所述两个子部分的差值乘以所述权重因子(W[n])来调整，并且
-每个交换区块(12)包括设置为累加相继的经调整的权重因子(W’[n])的权重累加器(28)，其中，基于所述权重累加器(28)的符号，来确定如何分割在所述iADC(1)的转换周期中的之后的时钟周期来到相应的交换区块(12)的另外的多位字(x[n])的部分。
2.根据权利要求1所述的DAC(4)，其中，在所述iADC(1)的转换周期中的每个时钟周期中，提供新的权重因子(W[n])，其中，相继的权重因子(W[n])根据单调递减函数减小。
3.根据权利要求1至2之一所述的DAC(4)，其中，每个交换区块还包括：
-除法器(17)，其配置为将所述多位字(x[n])的所述部分分割成具有相等值的两个初步子部分，
-选择器(23)，其配置为选择所述初步子部分中的一个，所述选择基于所述权重累加器(28)的符号，和
-加法器(18)，其配置为将由所述除法器(17)实施的所述分割的余数(ε)添加到由所述选择器(23)选择的初步子部分。
4.根据权利要求1至2之一所述的DAC(4)，其中，每个交换区块(12)还包括：
-用于接收所述多位字(x[n])的所述部分的第一输入(13)，
-用于提供所述权重因子(W[n])的第二输入(14)，
-用于提供时钟信号的第三输入(15)，所述时钟信号被提供给所述权重累加器(28)以累加之后的经调整的权重因子(W’[n])，
-检测器(16)，其配置为检测由所述多位字(x[n])的所述部分所表示的整数是偶数还是奇数，
-除法器(17)，其配置为将所述多位字(x[n])的所述部分分割成两个初步子部分，所述初步子部分的绝对值比所述多位字(x[n])的所述部分更小，
-选择器(23)，其配置为选择所述初步子部分中的一个，所述选择基于所述权重累加器(28)的符号，和
-加法器(18)，其配置为将由所述除法器(17)实施的分割的余数(ε)添加到由所述选择器(23)选择的初步子部分，
-用于转发第一子部分的第一输出(24)，
-用于转发第二子部分的第二输出(25)。
5.根据权利要求4所述的DAC(4)，其中，在每个交换区块(12)中：
-所述除法器(17)配置为将所述多位字(x[n])的所述部分分割成具有相等值的两个初步子部分，并且
-所述加法器(18)配置为将由所述除法器(17)实施的分割的余数(ε)添加到由所述选择器(23)选择的初步子部分。
6.根据权利要求3或5之一所述的DAC(4)，其中，在接收所述多位字(x[n])的第一交换区块(12)中：
-另外的检测器(41)配置为检测表示大于所述整数范围中的最小整数但小于所述整数范围中的最大整数的偶数整数的多位字(x[n])的序列，并且
-对于所检测的序列的每第r个多位字(x[n])，其中r是自然数，所述加法器(18)配置为将单元(u)添加到所述两个初步子部分中的一个，并且减法器(44)配置为从另一初步子部分减掉所述单元(u)，其中，所述选择器(23)基于所述权重累加器(28)的符号来确定相应的初步子部分。
7.根据权利要求3或5之一所述的DAC(4)，其中，在接收所述多位字(x[n])的第一交换区块(12)中：
-另外的检测器(41)配置为检测表示大于所述整数范围中的最小整数但小于所述整数范围中的最大整数的偶数整数的多位字(x[n])，
-抖动器(42)随机确定将由所述另外的检测器(41)所检测的多位字(x[n])分割成分别具有相等或不相等值的两个部分，并且
-在所述抖动器(42)确定不相等分割的情况下，所述加法器(18)配置为将单元(u)添加到所述两个初步子部分中的一个，并且减法器(44)配置为从另一初步子部分减掉所述单元(u)，其中，所述选择器(23)基于所述权重累加器(28)的符号来确定相应的初步子部分。
8.根据权利要求1至7之一所述的DAC(4)，所述DAC(4)还包括配置为提供对于所述iADC(1)的转换周期中的每个时钟周期的、相继的权重因子(W[n])，其中，所述权重生成器(31)生成单调递减的权重因子(W[n])。
9.根据权利要求8所述的DAC(4)，其中，所述权重生成器(31)包括：
-接收数字起始因子(33)的生成器输入(32)，
-提供所述权重因子(W[n])的生成器输出(34)，
-至少一个积分级(35)，其将所述生成器输入(32)耦接到所述生成器输出(34)，所述积分级(35)还包括：
-用于接收分别的来自所述生成器输入(32)或来自之前的积分级(35)的数字输入信号的级输入(36)，
-用于分别为之后的积分级(35)或所述生成器输出(34)提供数字输出信号的级输出(37)，
-配置为组合所述数字输入信号和来自所述数字输出信号的反馈的级组合器(38)，和
-配置为处理所述数字输入信号和来自所述数字输出信号的反馈的组合的寄存器(39)，所述寄存器(39)提供所述数字输出信号。
10.根据权利要求8至9之一所述的DAC(4)，其中，所述权重生成器将对于所述转换周期的给定时钟周期的相应的权重因子(W[n])转发给每个所述交换区块(12)。
11.一种增量模数转换器iADC(1)，其包括根据权利要求1至10之一所述的DAC(4)，所述iADC(1)还包括：
-用于提供模拟输入信号(A)的输入(2)，
-配置为组合所述模拟输入信号(A)和来自所述DAC(4)的模拟反馈信号(y[n])的组合器(5)，
-配置为滤波所述模拟输入信号(A)和所述模拟反馈信号(y[n])的组合的环路滤波器(6)，
-用于基于所述环路滤波器(6)的输出，生成所述多位字(x[n])的N级量化器(7)，
-包括所述DAC(4)的反馈路径(3)，所述DAC(4)配置为将来自所述N级量化器(7)的多位字(x[n])，转换成用于所述iADC(1)的组合器的模拟反馈信号(y[n])，和
-设置为滤波所述多位字(x[n])以生成数字系统输出信号的抽取滤波器(11)。
12.一种电子设备，其包括根据权利要求11所述的iADC(1)，所述电子设备还连接到至少一个传感器，其中，所述iADC(1)配置为实施对由所述至少一个传感器所提供的信号的模数转换。
13.一种用于将表示整数范围中的整数的多位字(x[n])转换成增量模数转换器iADC(1)的模拟反馈信号(y[n])的数模转换方法，所述数模转换方法包括：
-基于所述多位字(x[n])生成具有预定位数的选择矢量(s[n])，
-通过多个输出元件(9)，基于所述选择矢量(s[n])，生成相应的模拟部分(yi[n])，
-将所述模拟部分(yi[n])组合成所述模拟反馈信号(y[n])，
其中，所述选择矢量(s[n])的生成包括：
-将所述多位字x[n]，相继分割成相应的部分和子部分，
-通过用两个分别的子部分的差值乘以权重因子(W[n])，来调整所述权重因子(W[n])，和
-累加相继的经调整的权重因子(W’[n])，其中，基于经调整的权重因子(W[n])的累加的符号，确定如何在所述iADC(1)的转换周期中的之后的时钟周期分割另外的多位字(x[n])的部分。
14.根据权利要求13所述的方法，还包括：
在所述iADC(1)的转换周期中的每个时钟周期中，提供新的权重因子(W[n])，其中，相继的权重因子(W[n])根据单调递减函数减小。
15.根据权利要求13至14之一所述的方法，还包括：
通过使用权重生成器(31)，对于所述iADC(1)的转换周期中的每个时钟周期，生成相继的权重因子(W[n])，权重因子(W[n])的生成还包括：
-在生成器输入(32)，接收数字起始因子，
-提供将所述生成器输入(32)耦接到生成器输出(34)的至少一个积分级(35)，
-在所述积分级(35)的级输入(36)，接收来自所述生成器输入(32)或来自之前的积分级(35)的数字输入信号，
-组合所述数字输入信号和来自数字输出信号的反馈，
-在所述积分级(35)的级输出(37)，通过处理所述数字输入信号和来自所述数字输出信号的反馈的组合，来为之后的积分级(35)或所述生成器输出(34)提供所述数字输出信号，并且
-在所述生成器输出(34)，提供所述权重因子(W[n])。
16.根据权利要求13至15之一所述的方法，还包括：
-检测由来到相应的交换区块(12)的所述多位字(x[n])的所述部分所表示的整数是偶数还是奇数，
-将所述多位字(x[n])的所述部分分割成具有相等值的两个初步子部分，
-基于经调整的权重因子(W’[n])的累加的符号，选择一个初步字部分，并且
-将所述分割的余数(ε)添加到所选择的初步子部分。
17.根据权利要求13至16之一所述的方法，在接收所述多位字(x[n])的第一交换区块(12)中，还包括：
-检测表示大于所述整数范围中的最小整数但小于所述整数范围中的最大整数的偶数整数的多位字(x[n])的序列，和
-对于所检测的序列的每第r个多位字(x[n])，其中r是自然数，将单元(u)添加到所述两个初步子部分中的一个，并且从另一初步子部分减掉所述单元(u)，其中，基于经调整的权重因子(W’[n])的累加的符号来选择所述相应的初步子部分。
18.根据权利要求13至16之一所述的方法，在接收所述多位字(x[n])的第一交换区块(12)中，还包括：
-检测表示大于所述整数范围中的最小整数但小于所述整数范围中的最大整数的偶数整数的多位字(x[n])，
-随机确定将检测的表示偶数整数的多位字(x[n])，分割成具有分别的相等或不相等值的两个部分，和
-在确定不相等分割的情况下，将单元(u)添加到所述两个初步子部分中的一个，并从另一初步子部分减掉所述单元(u)，其中，基于经调整的权重因子(W’[n])的累加的符号来选择所述相应的初步子部分。
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