CN115145857A - 接口协议转换器转换方法及用于执行方法的fpga系统 - Google Patents

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Abstract

本发明涉及导航电子技术领域，尤其涉及一种接口协议转换器转换方法及用于执行方法的FPGA系统，所述转换方法包括系统时钟模块，系统复位模块，同步时序模块，BISS‑C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，采用FPGA系统实现接口协议转换器所必须的BISS‑C协议解码、数据转换及控制及数字并口或UART协议处理输出这三部分内容,解决了基于双通道BISS‑C模块的数据同步采集发送问题。本发明同步精度高、转换延迟小、体积小、功耗低，具有很好的工程应用价值，可在其它惯性导航系统中应用。

Description

接口协议转换器转换方法及用于执行方法的FPGA系统
技术领域
本发明涉及导航电子技术领域，尤其涉及一种接口协议转换器转换方法及用于执行方法的FPGA系统。
背景技术
目前姿态测量有多种方案，其中绝对式光电编码器（BISS-C）作为位置反馈元件，因其具有精度高、可靠性好、体积小、重量轻、硬件接口简单和易于维护等优点，已经广泛应用，此类编码器通常采用BISS-C协议作为通讯协议，而常规的数字处理系统常以数字并行接口或RS422串行接口作为其输出接口，为实现数据正常通讯，需要设计将BISS-C协议转换为数字并行接口或RS422串行接口协议的协议转换器。
协议转换器能使数据在不同接口协议之间透明传输，使得采用不同接口协议的传感器与通用主机能相互合作。将BISS-C协议转换为数字并行接口或RS422串行接口协议的协议转换器在本课题的研究过程中处于较关键的位置，目前此类协议转换器没有通用产品，各个设备研制厂商一般采用设计专用硬件+专用软件的方式解决协议转换问题。此类协议转换器要解决的主要问题有三，一是BISS-C协议解码，二是处理器进行数据转换及控制；三是数字并口或串口（UART）协议处理输出。BISS-C协议解码可通过厂商提供的解码芯片、单片机、FPGA系统等进行。其中厂商提供的解码芯片价格较高、可拓展性差，而单片机由于其自身性能限制，通讯速率慢，FPGA系统具有灵活性高，可根据需求自主配置等优点；数据转换及控制任务可通过通用处理器、嵌入式处理器、FPGA系统等方式进行，其中通用处理器设计复杂度高，功耗大，采用较少；嵌入式处理器可以采用DSP或ARM等实现，具有功耗低、实时性好等优点，但需配置相应的处理软件，开发门槛较高，而采用FPGA系统处理，可与其他模块共享FPGA系统硬件，可实现小型化低功耗设计，具有优势。数字并口或UART协议处理输出功能可采用通用数字并口或UART芯片、FPGA系统设计实现。采用通用芯片实现具有性能稳定、开发过程简单等优势，为较多设计方案所采用，而采用FPGA系统实现，则对设计与验证要求较高，但相对来说，更能减少体积、降低功耗，能满足一些特定场合应用。
发明内容
本发明的目的是提供一种将BISS-C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的接口协议转换器方法，基于功耗、体积、功能、性能等指标要求进行总体方案设计，采用FPGA系统实现接口协议转换器所必须的BISS-C协议解码、数据转换及控制及数字并口或UART协议处理输出这三部分内容。
实现本发明目的技术方案， 本发明提供了一种接口协议转换器转换方法，所述接口协议转换器转换方法基于FPGA系统，所述FPGA系统包括系统时钟模块，系统复位模块，同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，所述接口协议转换器转换方法包括如下步骤：
S1.外部时钟模块输出外部时钟给系统时钟模块，系统时钟模块接收到外部时钟后，应用锁相电路进行时钟处理及锁相，输出时钟稳定信号给系统复位模块，并输出全局时钟，全局时钟驱动同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步，系统复位模块收到时钟稳定信号进行同步处理及滤波处理，输出全局复位信号，驱动同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步复位工作，使上电起始工作状态各模块处于工作初始化状态；
S2. 同步时序模块在S1步骤输出的全局时钟驱动下产生同步控制信号，同时输出给两通道BISS-C接收解码模块，BISS-C接收解码模块在收到同步控制信号后，按同步控制要求提供给外部BISS-C协议传感器通讯时钟，并开始接收BISS-C协议串行数据，对接收到的BISS-C协议串行数据进行协议解析，输出解码后的数据及采集完成信号；
S3. 数据锁存及同步控制模块将接收到S2步骤的两通道解码后的数据及采集完成信号进行数据锁存处理，并将采集完成信号进行同步处理，输出同步数据和同步准备好信号，状态控制及数据处理模块收到同步数据和同步准备好信号后，将数据按字节进行处理，并补齐字节，以同步准备好信号启动发送流程，在流程中处理字节选择及取下一字节信号，完成同步后，向数字并口模块发送数字并口数据及并口控制信号，向UART发送模块发送UART数据及UART控制信号；
S4. 数字并口模块接收到S3步骤的数字并口数据及并口控制信号，实现数字并口输出，UART发送模块接收到S3步骤的UART数据及UART控制信号，在全局时钟驱动下，产生发送波特率的信号，组织数据帧格式、发送数据，输出发送数据及取下一字节信号。
S2中解码后的数据为26位并行数据。
S4步骤中的所述UART发送模块的容量为1K 深度FIFO。
本发明另一方面提供了一种FPGA系统，用于执行上述接口协议转换器转换方法，所述FPGA系统的硬件包括FPGA芯片、供电单元、配置单元、时钟单元及对外数据接口。
所述时钟单元为25MHz频率的片式晶体振荡器。
所述供电单元包括变换器、输入端及输出端，通过变换器在输入端输入DC5V，输出端输出分别为DC1.2V及DC3.3V，并在输入端及输出端之后进行滤波处理。
所述配置单元为SPI接口的FLASH芯片。
所述对外数据接口为两通道的BISS-C通信接口、一通道的串行接收接口、一通道的并行输出接口、一通道的串行输出接口。
所述并行输出接口由FPGA芯片实现输出。
所述BISS-C通信接口、所述串行接收接口及所述串行输出接口采用差分-TTL电平转换器件电路。
本发明的有益效果是：
本发明的优点之一是提出了一种将BISS-C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的协议转换器的独创性设计方法，可在不同的FPGA系统之间移植。该方法设计的协议转换器具备体积小、功耗低、转换延迟固定且小等优势，能够满足惯导设备小型化设计需求。
本发明的另一优点基于双通道BISS-C模块的数据同步采集发送设计技术，双通道同步精度达到0.1微秒，同步转换延迟为36微妙，提高了数据采集精度，满足低延时采集要求。
本发明设计了一种将BISS-C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的协议转换器的设计方法，基于功耗、体积、功能、性能等要求进行总体方案设计，采用FPGA系统实现接口协议转换器所必须的BISS-C协议解码、数据转换及控制及数字并口或UART协议处理输出这三部分内容。实施FPGA系统硬件设计，设计FPGA系统最小系统及输入输出接口，以此为基础构建协议转换器的设计框架，实现功能设计。重点解决了基于双通道BISS-C模块的数据同步采集发送问题。该技术仅需少量修改就能在其他FPGA系统之间移植，对平台类惯导设备具有较好的应用价值，有关同步设计技术也可为其他应用所参考，具有较好的工程应用前景。
本发明同步精度高、转换延迟小、体积小、功耗低，具有很好的工程应用价值，可在其它惯性导航系统中应用。
附图说明
图1是本发明接口协议转换器转换方法的流程图；
图2是本发明FPGA系统的硬件的时钟单元电路图；
图3是本发明FPGA系统的硬件的供电单元3.3V供电电路图；
图4是本发明FPGA系统的硬件的供电单元1.2V供电电路图；
图5是本发明FPGA系统的硬件的配置单元电路图；
图6是本发明一通道的BISS-C通信接口电路图；
图7是本发明另一通道的BISS-C通信接口电路图；
图8是本发明串行输出接口电路图；
图9是本发明串行接收接口电路图。
具体实施方式
为了使本技术领域的技术人员更好地理解本发明的技术方案，下面结合附图和最佳实施例对本发明作进一步的详细说明。
本发明的目的是提供一种将BISS-C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的接口协议转换器的设计方法，基于功耗、体积、功能、性能等指标要求进行总体方案设计，采用FPGA系统实现接口协议转换器所必须的BISS-C协议解码、数据转换及控制及数字并口或UART协议处理输出这三部分内容。实施FPGA系统硬件设计，设计FPGA系统最小系统及输入输出接口，建立接口协议转换器的实现基础，进行协议转换器的功能架构FPGA系统软件设计，建立协议转换器功能实现的原理框图，对各功能进行详细设计，现实功能。实施同步优化设计，实现协议转换器的同步性能指标。
实现本发明目的设计包括以下步骤：
1）FPGA系统硬件设计：
一种基于FPGA系统的协议转换器设计方法以FPGA系统硬件为基础，以FPGA系统最小系统+接口芯片的总体硬件架构，实现FPGA系统硬件设计；FPGA系统最小系统包含FPGA芯片、供电单元、配置单元及时钟单元等部分，能确保FPGA系统的编程功能实现。接口芯片主要是实现单端与差分之间转换及驱动功能。
a)FPGA系统最小系统设计：
FPGA系统最小系统选择以xilinx公司的FPGA芯片XC6SLX25_FTG256为核心，FPGA芯片所需的1.2V及3.3V由两种线性DC-DC变换器变换而得，变换器的输入为DC5V，输出分别为DC1.2V及DC3.3V,对于输入及输出都进行滤波处理。采用SPI接口的FLASH芯片对FPGA芯片进行配置，本发明采用M25P80的FLASH芯片；采用片式晶体振荡器为FPGA芯片提供外部精准时钟，本发明片式晶体振荡器芯片频率为25MHz。如图2、 图3、图4、图5所示。
b) 接口设计：
协议转换器的对外数据接口为两通道BISS-C通信接口、1通道串行接收接口、1通道并行输出接口、1通道串行输出接口。并行接口的设计直接由FPGA芯片实现输出，其余接口设计采用差分-TTL电平转换器件实现，详细设计如图6、图7、图8、图9所示。
2）协议转换器核心架构设计：
协议转换器核心架构设计是本发明的重点内容。其中BISS-C协议解码器设计、数据转换及控制所需处理器设计、数字并口和UART协议处理输出设计是其中的关键主干部分，在设计过程中，重点解决了数据同步问题及收发数据匹配问题。如图1所示。
接口协议解码器的工作过程如下所示：
a) 全局时钟与复位控制：
系统供电后，外部时钟模块输出外部时钟给FPGA系统的系统时钟模块，系统时钟模块接收到外部时钟后，应用锁相电路进行时钟处理及锁相，输出时钟稳定信号给系统复位模块，并输出全局时钟，全局时钟驱动FPGA系统的同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步，系统复位模块收到时钟稳定信号进行同步处理及滤波处理，输出全局复位信号，驱动FPGA系统的同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步复位工作，使上电起始工作状态各模块处于工作初始化状态。
b)BISS-C接收解码控制：
同步时序模块在S1步骤输出的全局时钟驱动下产生同步控制信号，同时输出给两通道BISS-C接收解码模块，BISS-C接收解码模块在收到同步控制信号后，按同步控制要求提供给外部BISS-C协议传感器通讯时钟，并开始接收BISS-C协议串行数据，对接收到的BISS-C协议串行数据进行协议解析，输出解码后的数据及采集完成信号。
c) 状态控制与数据处理：
数据锁存及同步控制模块将接收到S2步骤的两通道解码后的数据及采集完成信号进行数据锁存处理，并将采集完成信号进行同步处理，输出同步数据和同步准备好信号，状态控制及数据处理模块收到同步数据和同步准备好信号后，将数据按字节进行处理，并补齐字节，以同步准备好信号启动发送流程，在流程中处理字节选择及取下一字节信号，完成同步后，向数字并口模块发送数字并口数据及并口控制信号，向UART发送模块发送UART数据及UART控制信号。
d) 数据分发：
数字并口模块接收到S3步骤的数字并口数据及并口控制信号，实现数字并口输出，UART发送模块接收到S3步骤的UART数据及UART控制信号，在全局时钟驱动下，产生发送波特率的信号，组织数据帧格式、发送数据，输出发送数据及取下一字节信号。
其中为解决数据同步问题及收发数据匹配问题，实现协议转换器的同步性能指标，系统设计时采用如下技术，形成数据同步采集发送设计技术：1单时钟设计技术，设计中只使用一种时钟源全局时钟，各模块内部的时钟都是同源的。2同步设计技术，各模块之间的信号/数据传递采用同步设计；设计同步控制信号控制BISS-C同步采集；采集完成信号进行同步处理；串口及并口数据的同步输出控制。3应用生产者-消费者模型，分析BISS-C 数据接收与UART数据发送的数据规模匹配关系，设计1K深度FIFO,确保发送数据完整性。
本发明的优点之一是提出了一种将BISS-C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的协议转换器的独创性设计方法，可在不同的FPGA系统之间移植。该方法设计的协议转换器具备体积小、功耗低、转换延迟固定且小等优势，能够满足惯导设备小型化设计需求。
本发明的另一优点基于双通道BISS-C模块的数据同步采集发送设计技术，双通道同步精度达到0.1微秒，同步转换延迟为36微妙，提高了数据采集精度，满足低延时采集要求。
本发明设计了一种将BISS-C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的协议转换器的设计方法，基于功耗、体积、功能、性能等要求进行总体方案设计，采用FPGA系统实现接口协议转换器所必须的BISS-C协议解码、数据转换及控制及数字并口或UART协议处理输出这三部分内容。实施FPGA系统硬件设计，设计FPGA系统最小系统及输入输出接口，以此为基础构建协议转换器的设计框架，实现功能设计。重点解决了基于双通道BISS-C模块的数据同步采集发送问题。该技术仅需少量修改就能在其他FPGA系统之间移植，对平台类惯导设备具有较好的应用价值，有关同步设计技术也可为其他应用所参考，具有较好的工程应用前景。
本发明同步精度高、转换延迟小、体积小、功耗低，具有很好的工程应用价值，可在其它惯性导航系统中应用。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种接口协议转换器转换方法，其特征在于，所述接口协议转换器转换方法基于FPGA系统，所述FPGA系统包括系统时钟模块，系统复位模块，同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，所述接口协议转换器转换方法包括如下步骤：
S1.外部时钟模块输出外部时钟给系统时钟模块，系统时钟模块接收到外部时钟后，应用锁相电路进行时钟处理及锁相，输出时钟稳定信号给系统复位模块，并输出全局时钟，全局时钟驱动同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步，系统复位模块收到时钟稳定信号进行同步处理及滤波处理，输出全局复位信号，驱动同步时序模块，BISS-C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步复位工作，使上电起始工作状态各模块处于工作初始化状态；
S2. 同步时序模块在S1步骤输出的全局时钟驱动下产生同步控制信号，同时输出给两通道BISS-C接收解码模块，BISS-C接收解码模块在收到同步控制信号后，按同步控制要求提供给外部BISS-C协议传感器通讯时钟，并开始接收BISS-C协议串行数据，对接收到的BISS-C协议串行数据进行协议解析，输出解码后的数据及采集完成信号；
S3. 数据锁存及同步控制模块将接收到S2步骤的两通道解码后的数据及采集完成信号进行数据锁存处理，并将采集完成信号进行同步处理，输出同步数据和同步准备好信号，状态控制及数据处理模块收到同步数据和同步准备好信号后，将数据按字节进行处理，并补齐字节，以同步准备好信号启动发送流程，在流程中处理字节选择及取下一字节信号，完成同步后，向数字并口模块发送数字并口数据及并口控制信号，向UART发送模块发送UART数据及UART控制信号；
S4. 数字并口模块接收到S3步骤的数字并口数据及并口控制信号，实现数字并口输出，UART发送模块接收到S3步骤的UART数据及UART控制信号，在全局时钟驱动下，产生发送波特率的信号，组织数据帧格式、发送数据，输出发送数据及取下一字节信号。
2.根据权利要求1所述的接口协议转换器转换方法，其特征在于，S2中解码后的数据为26位并行数据。
3.根据权利要求1所述的接口协议转换器转换方法，其特征在于，S4步骤中的所述UART发送模块的容量为1K 深度FIFO。
4.一种FPGA系统，用于执行权利要求1-3中任一项所述的接口协议转换器转换方法，其特征在于，所述FPGA系统的硬件包括FPGA芯片、供电单元、配置单元、时钟单元及对外数据接口。
5.根据权利要求4所述的系统，其特征在于，所述时钟单元为25MHz频率的片式晶体振荡器。
6.根据权利要求4所述的系统，其特征在于，所述供电单元包括变换器、输入端及输出端，通过变换器在输入端输入DC5V，输出端输出分别为DC1.2V及DC3.3V，并在输入端及输出端之后进行滤波处理。
7.根据权利要求4所述的系统，其特征在于，所述配置单元为SPI接口的FLASH芯片。
8.根据权利要求5-7中任一项所述的系统，其特征在于，所述对外数据接口为两通道的BISS-C通信接口、一通道的串行接收接口、一通道的并行输出接口、一通道的串行输出接口。
9.根据权利要求8所述的系统，其特征在于，所述并行输出接口由FPGA芯片实现输出。
10.根据权利要求8所述的系统，其特征在于，所述BISS-C通信接口、所述串行接收接口及所述串行输出接口采用差分-TTL电平转换器件电路。
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