CN110221996A - 主控芯片中的控制器配置方法及装置 - Google Patents

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Abstract

本公开是关于主控芯片中的控制器配置方法及装置。该方法包括：根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置控制器。通过配置后的控制器接收接口中插入的外接设备传输的数据。由于重新配置了控制器的配置参数，使得控制器产生的时序，可以对接外接设备，获取外接设备的传输数据，从而扩展了主动芯片所支持的外围设备的种类，有效提升了主控芯片可插入的外接设备的数量。

Description

主控芯片中的控制器配置方法及装置
技术领域
本公开涉及通信技术领域，尤其涉及主控芯片中的控制器配置方法及装置。
背景技术
主控芯片是主板或者硬盘的核心组成部分，是联系各个设备之间的桥梁，也是控制设备运行工作的大脑。当前，很多主控芯片，都有插入预设外接设备的外接接口，在使用时，只需将预设外接设备插入主控芯片的外接接口中即可。
发明内容
为克服相关技术中存在的问题，本公开实施例提供主控芯片中的控制器配置方法及装置。所述技术方案如下：
根据本公开实施例的第一方面，提供一种主控芯片中的控制器配置方法，包括：
根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
通过配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
本公开的实施例提供的技术方案可以包括以下有益效果：根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置控制器。通过配置后的控制器接收接口中插入的外接设备传输的数据。由于重新配置了控制器的配置参数，使得控制器产生的时序，可以对接外接设备，获取外接设备的传输数据，从而扩展了主动芯片所支持的外围设备的种类，有效提升了主控芯片可插入的外接设备的数量。
在一个实施例中，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述采样率、所述位宽和所述外接设备数量获取所述控制器中的位同步时钟的时钟频率；
根据所述位同步时钟的时钟频率配置所述位同步时钟。
在一个实施例中，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述位同步时钟的时钟频率获取所述位同步时钟的时钟周期；
根据所述位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长；
根据采样率获取控制器中帧同步时钟的时钟频率；
根据所述帧同步时钟的高脉冲持续时长和所述帧同步时钟的时钟频率配置所述帧同步时钟。
在一个实施例中，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述外接设备进行数据传输时所占用的位宽配置所述控制器的位宽参数。
在一个实施例中，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述接口中插入的外接设备数量配置所述控制器的声道数量参数。
在一个实施例中，所述方法还包括：
控制所述控制器产生所述帧同步时钟和位同步时钟。
在一个实施例中，所述控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
根据本公开实施例的第二方面，提供一种主控芯片中的控制器配置装置，包括：
配置模块，用于根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
接收模块，用于通过配置模块配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
在一个实施例中，所述配置模块包括：第一获取子模块和第一配置子模块；
所述第一获取子模块，用于根据所述采样率、所述位宽和所述外接设备数量获取所述控制器中的位同步时钟的时钟频率；
所述第一配置子模块，用于根据所述第一获取子模块获取的所述位同步时钟的时钟频率配置所述位同步时钟。
在一个实施例中，所述配置模块包括：第二获取子模块、第三获取子模块、第四获取子模块和第二配置子模块；
所述第二获取子模块，用于根据所述第一获取子模块获取的所述位同步时钟的时钟频率获取所述位同步时钟的时钟周期；
所述第三获取子模块，用于根据所述第二获取子模块获取的所述位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长；
所述第四获取子模块，用于根据采样率获取控制器中帧同步时钟的时钟频率；
所述第二配置子模块，用于根据所述第三获取子模块获取的所述帧同步时钟的高脉冲持续时长和所述第四获取子模块获取的所述帧同步时钟的时钟频率配置所述帧同步时钟。
在一个实施例中，所述配置模块包括：第三配置子模块；
所述第三配置子模块，用于根据所述外接设备进行数据传输时所占用的位宽配置所述控制器的位宽参数。
在一个实施例中，所述配置模块包括：第四配置子模块；
所述第四配置子模块，用于根据所述接口中插入的外接设备数量配置所述控制器的声道数量参数。
在一个实施例中，所述装置还包括：控制子模块；
所述控制子模块，用于控制所述控制器产生所述帧同步时钟和位同步时钟。
在一个实施例中，所述控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
根据本公开实施例的第三方面，提供一种主控芯片中的控制器配置装置，包括：
主控芯片和级联的N个外接设备；所述N为大于或等于1的正整数；
所述主控芯片中的帧同步时钟引脚与第一级外接设备的唤醒信号引脚相连接；其中，所述第一级外接设备为所述N个外接设备中的一个外接设备；
所述主控芯片中的位同步时钟引脚与所述第一级外接设备的位同步信号引脚相连接；
所述主控芯片中的音频数据传输引脚与所述第一级外接设备的数据传输引脚相连接。
在一个实施例中，所述主控芯片中的音频数据输出引脚与所述第一级外接设备的数据输入引脚相连接；
所述主控芯片中的音频数据输入引脚与所述第一级外接设备的数据输出引脚相连接。
在一个实施例中，所述级联的N个外接设备中，前一级外接设备的数据传输完成指示信号引脚与后一级外接设备的唤醒信号引脚相连接；
每一级外接设备的位同步信号引脚均与所述主控芯片中的位同步时钟引脚相连接；
每一级外接设备的数据传输引脚均与所述主控芯片中的数据传输引脚相连接。
在一个实施例中，所述主控芯片中的控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
根据本公开实施例的第四方面，提供一种主控芯片中的控制器配置装置，包括：
处理器；
用于存储处理器可执行指令的存储器；
其中，所述处理器被配置为：
根据采样率、时分多路复用外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
通过配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
根据本公开实施例的第五方面，提供一种计算机可读存储介质，其上存储有计算机指令，该指令被处理器执行时实现第一方面中任一项所述方法的步骤。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1是根据一示例性实施例示出的主控芯片中的控制器配置方法的流程图。
图2a是根据一示例性实施例一示出的Short Frame SYN Timing的传输时序示意图。
图2b是根据一示例性实施例二示出的Short Frame SYN Timing的传输时序示意图。
图2c是根据一示例性实施例一示出的Long Frame SYN Timing的传输时序示意图。
图2d是根据一示例性实施例二示出的Long Frame SYN Timing的传输时序示意图。
图3是根据一示例性实施例二示出的tdm传输时序示意图。
图4是根据一示例性实施例示出的场景图。
图5是根据一示例性实施例示出的图4中各引脚时序图。
图6是根据一示例性实施例示出的主控芯片中的控制器配置方法的流程图。
图7是根据一示例性实施例示出的一种主控芯片中的控制器配置装置的框图。
图8是根据一示例性实施例示出的一种主控芯片中的控制器配置装置中配置模块的框图。
图9是根据一示例性实施例示出的一种主控芯片中的控制器配置装置中配置模块的框图。
图10是根据一示例性实施例示出的一种主控芯片中的控制器配置装置中配置模块的框图。
图11是根据一示例性实施例示出的一种主控芯片中的控制器配置装置中配置模块的框图。
图12是根据一示例性实施例示出的一种主控芯片中的控制器配置装置中配置模块的框图。
图13是根据一示例性实施例示出的一种用于主控芯片中的控制器配置的装置90的框图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在很多主控芯片中，都有插入预设外接设备的外接接口，在使用时，只需将预设外接设备插入主控芯片的外接接口中即可，但目前主控芯片中的外接接口类型都较为单一，而无法灵活的支持其他类型的外接设备的插入。例如：外接接口只能插入第一类型的外接设备，而不能插入第二类型的外接设备。
本公开就可以提供一种使用外接接口对应的传输协议，来兼容其他外接设备的传输协议的方法，从而可以扩展主控芯片所支持的外接设备类型。
例如：目前，为了实现对接多个录音设备，往往需要使用固定的音频传输协议，比如：集成电路内置音频总线(Inter—IC Sound，简称为：I2S)协议。I2S协议是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，该总线专门用于音频设备之间的数据传输。但I2S协议，一根数据线，只能传输双声道的音频数据，为了传输更多声道，就需要使用更多数据线，这样一来，会增加占用主控芯片的引脚的数量，同时也增加了电路走线的复杂度和成本。
但时分多路复用(Time Division Multiplexing，简称为：tdm)传输协议，具有占用引脚少，可级联的设备多，多个设备分时复用数据线的特点，因此，利用tdm传输协议，可以很简单的外接多个tdm设备，从而传输更多声道，比如：tdm数字麦克风(digital mic，简称为：dmic)，而不用额外增加使用主控芯片中的引脚数量。
但当前，具有tdm接口的主控芯片太少，而很多主控芯片，都有脉冲编码调制(Pulse Code Modulation，简称为：pcm)传输接口。基于此，本公开就可以提供一种使用pcm传输协议，兼容tdm传输协议的方法，从而可以扩展主控芯片所支持的外围设备。在一些场景中，比如：主控芯片外接tdm dmic阵列时，可以使用本公开的方法。
图1是根据一示例性实施例示出的主控芯片中的控制器配置方法的流程图，如图1所示，该方法包括以下步骤S101-S102：
在步骤S101中，根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置控制器。
在步骤S102中，通过配置后的控制器接收接口中插入的外接设备传输的数据。
为了可以清楚的说明本公开的思想，以下以控制器包括：脉冲编码调制pcm控制器；外接设备包括：时分多路复用tdm设备为例进行说明，但值得注意的是，在实际应用中，也可以为其他类型的控制器和外接设备。
一般主控芯片都会集成pcm协议控制器，负责外接pcm设备。
相关技术中的pcm传输时序，如图2a-图2d所示：
其中，图2a是根据一示例性实施例一示出的Short Frame SYN Timing的传输时序示意图，图2b是根据一示例性实施例二示出的Short Frame SYN Timing的传输时序示意图，图2c是根据一示例性实施例一示出的Long Frame SYN Timing的传输时序示意图，图2d是根据一示例性实施例二示出的Long Frame SYN Timing的传输时序示意图，在图2a-图2d中，以位宽为16bit位为例进行说明，B0-B15分别代表一个bit位。PCMCLK是位同步时钟对应的引脚(也称为：位同步时钟引脚)，PCMSYN是帧同步时钟对应的引脚(也称为：帧同步时钟引脚)，PCMDOUT与PCMDIN为音频数据传输线对应的引脚(也称为：音频数据传输引脚)。其中，PCMDOUT为音频数据输出线对应的引脚(也称为：音频数据输出引脚)，PCMDIN为音频数据输入线对应的引脚(也称为：音频数据输入引脚)。PCMCLK每振动一个周期，PCMDIN与PCMDOUT上，传输一位数据。PCMSYN每振动一个周期，代表传输一帧数据。
相关技术中的tdm传输时序，如图3所示：
WS为tdm设备输入的唤醒信号对应的引脚(也称为：唤醒信号引脚)；WSO为前级tdm设备传输完成1个slot后，唤醒后级tdm设备的输出信号(也称为：数据传输完成指示信号引脚)；SCK为位同步信号对应的引脚(也称为：位同步信号引脚)；SD为数据传输线对应的引脚(也称为：数据传输引脚)。
当该级tdm设备接收到WS为高电平脉冲后，会占用SD数据传输线，传输自己当前采集的一帧数据，也可以叫1个slot。前级设备的WSO，需要与后级设备的WS相连。SCK每振动一个周期，SD数据线上传输一位数据。
不同的tdm设备slot位宽可能会不同，图3以slot位宽为32为例进行说明，此时SCK为nx32xfs，其中，n为当前tdm设备的级联级数、fs为采样率。
从图2a-图3可见，tdm传输时序与pcm的Short Frame SYN Timing时序，基本相同。
也即，tdm时序图中的WS，相当于pcm时序图中的PCMSYN。tdm时序图中的SCK，相当于pcm时序图中的PCMCLK。tdm时序图中的SD，相当于pcm时序图中的PCM DIN，和/或PCMDOUT。而tdm时序图中的WSO，是tdm前级设备，向tdm后级设备传输的信号，不需要对接到pcm时序中。tdm各设备，是前后逐级连接在一起的。
而当前，很多主控芯片，都有pcm接口，但多数都没有tdm接口。鉴于pcm传输协议与tdm传输协议，在上述特殊场景下，传输时序基本相同，可以使用pcm接口，对接tdm设备。
这样一来，可以扩展主控芯片所支持的外围设备。在一些场景中，比如：主控芯片外接tdm dmic数字麦克风阵列时，可以使用本发明，从而避免额外增加使用主控芯片中的引脚数量，以及可以避免增加电路走线的复杂度和成本。
而pcm控制器生成的新的pcm时序(用于对接tdm设备的时序)中的配置参数会与采样率、tdm设备进行数据传输时所占用的位宽和pcm控制器对应的pcm接口中插入的tdm设备数量相关联，因此，根据采样率、时分多路复用tdm设备进行数据传输时所占用的位宽和脉冲编码调制pcm控制器对应的pcm接口中插入的tdm设备数量配置pcm控制器，并可以使得pcm控制器产生的pcm时序，可以对接tdm设备，获取tdm设备的传输数据。
本公开的实施例提供的技术方案可以包括以下有益效果：根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置控制器。通过配置后的控制器接收接口中插入的外接设备传输的数据。由于重新配置了控制器的配置参数，使得控制器产生的时序，可以对接外接设备，获取外接设备的传输数据，从而扩展了主动芯片所支持的外围设备的种类，有效提升了主控芯片可插入的外接设备的数量。
在一个实施例中，上述步骤S101包括以下子步骤A1-A2：
在A1中，根据采样率、位宽和外接设备数量获取控制器中的位同步时钟的时钟频率。
在A2中，根据位同步时钟的时钟频率配置位同步时钟。
示例的，设置控制器的位同步时钟的时钟频率＝位宽*级联的外接设备数量*采样率，通过该公式计算得到位同步时钟的时钟频率，进而使用计算得到的位同步时钟的时钟频率配置位同步时钟。
在一个实施例中，上述步骤S101包括以下子步骤B1-B4：
在B1中，根据位同步时钟的时钟频率获取位同步时钟的时钟周期。
在B2中，根据位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长。
在B3中，根据采样率获取控制器中帧同步时钟的时钟频率。
设置控制器的帧同步时钟的时钟频率＝采样率，即一秒钟采样多少帧数据。
在B4中，根据帧同步时钟的高脉冲持续时长和帧同步时钟的时钟频率配置帧同步时钟。
由于外接设备的传输时序可能与控制器的传输时序在某些特定场景下是相同的，此时，而在该特定场景下，帧同步时钟的高脉冲持续时长与帧同步时钟的时钟频率是相关的，因此，就需要根据帧同步时钟的高脉冲持续时长和帧同步时钟的时钟频率来配置帧同步时钟。
在一个实施例中，上述步骤S101包括以下子步骤：
根据外接设备进行数据传输时所占用的位宽配置控制器的位宽参数。
设置控制器的位宽为：一个外接设备进行数据传输时所占用的位宽。
在一个实施例中，上述步骤S101包括以下子步骤：
根据接口中插入的外接设备数量配置控制器的声道数量参数。
设置控制器的声道数＝级联的外接设备数量。
在一个实施例中，可能外接设备自身无法产生时钟信号，因此，上述方法还包括：
控制控制器产生帧同步时钟和位同步时钟。
设置控制器预设时钟模式，在该种预设时钟模式下，由控制器自身产生位同步时钟与帧同步时钟，提供给外接设备使用。
本公开实施例还提供一种主控芯片中的控制器配置装置，包括：
主控芯片和级联的N个外接设备；N为大于或等于1的正整数；
主控芯片中的帧同步时钟引脚与第一级外接设备的唤醒信号引脚相连接；其中，第一级外接设备为N个外接设备中的一个外接设备；
主控芯片中的位同步时钟引脚与第一级外接设备的位同步信号引脚相连接；
主控芯片中的音频数据传输引脚与第一级外接设备的数据传输引脚相连接。
当主控芯片中的音频数据传输引脚包括音频数据输出引脚时，主控芯片中的音频数据输出引脚与第一级外接设备的数据输入引脚相连接。
当主控芯片中的音频数据传输引脚包括音频数据输入引脚时，主控芯片中的音频数据输入引脚与第一级外接设备的数据输出引脚相连接。
在一种可实现方式中，级联的N个外接设备中，前一级外接设备的数据传输完成指示信号引脚与后一级外接设备的唤醒信号引脚相连接；
每一级外接设备的位同步信号引脚均与主控芯片中的位同步时钟引脚相连接；
每一级外接设备的数据传输引脚均与主控芯片中的数据传输引脚相连接。
图4是根据一示例性实施例示出的场景图，图5是根据一示例性实施例示出的图4中各引脚时序图。如图4-图5所示，该场景中以ICS-52000这款tdm设备作为外接设备，以pcm控制器作为主控芯片中的控制器，pcm接口作为接口为例，各个tdm设备级联，其中，pcm接口中的PCMSYN引脚连接第一级tdm设备的WS引脚，pcm接口中的PCMCLK引脚连接各级tdm设备的SCK引脚，pcm接口中的PCMDIN引脚连接各级tdm设备的SD引脚。此时，主控芯片中的pcm接口对应的pcm控制器产生的时序即为本发明中所提供的时序。
通过本公开中的方法，可以在只有pcm传输协议的主控芯片上，对接tdm设备，由于各个tdm设备是级联的，因此可以节省主控芯片引脚，减少电路布线的复杂度和成本，而且主控芯片厂家，可以在原有pcm控制器的基础上，开发tdm控制器，并集成到芯片中。
值得注意的是，图4的场景仅仅为一种示例，在实际应用中，如果tdm为输出设备，那么pcm接口中的PCMDOUT引脚可以连接各级tdm设备的SD引脚；如果tdm即为输出设备也为输入设备，那么pcm接口中的PCMDOUT引脚可以连接各级tdm设备的对应的数据输入引脚，pcm接口中的PCMDIN引脚可以连接各级tdm设备的对应的数据输出引脚。本公开不对其加以限制。
图6是根据一示例性实施例示出的主控芯片中的控制器配置方法的流程图，如图6所示，该方法包括以下步骤：
在步骤S201中，根据采样率、位宽和tdm设备数量获取pcm控制器中的位同步时钟的时钟频率。
在步骤S202中，根据位同步时钟的时钟频率配置位同步时钟。
示例的，设置pcm控制器的PCMCLK时钟频率＝slot位宽*tdm级联设备数量*PCMSYN采样率，通过该公式计算得到PCMCLK时钟频率，进而使用计算得到的PCMCLK时钟频率配置PCMCLK。
在步骤S203中，根据位同步时钟的时钟频率获取位同步时钟的时钟周期。
在步骤S204中，根据位同步时钟的时钟周期获取pcm控制器中帧同步时钟的高脉冲持续时长。
在步骤S205中，根据采样率获取pcm控制器中帧同步时钟的时钟频率。
设置pcm控制器的PCMSYN时钟频率＝采样率，即一秒钟采样多少帧数据。
在步骤S206中，根据帧同步时钟的高脉冲持续时长和帧同步时钟的时钟频率配置帧同步时钟。
由于tdm传输时序与pcm的Short Frame SYN Timing时序，基本相同，因此，需要配饰pcm控制器输出的为Short Frame SYN Timing时序，此时就需要设置pcm控制器的PCMSYN的高脉冲持续时长＝1个PCMCLK周期。而在之前步骤中获取到了位同步时钟的时钟频率，因此可以基于PCMCLK的时钟频率获取PCMCLK的周期。
在步骤S207中，根据tdm设备进行数据传输时所占用的位宽配置pcm控制器的位宽参数。
设置pcm控制器的slot位宽为：一个tdm设备数据传输占用的位宽。
在步骤S208中，根据pcm接口中插入的tdm设备数量配置pcm控制器的声道数量参数。
设置pcm控制器的pcm slot声道数＝tdm级联的设备数量。
在步骤S209中，控制pcm控制器产生帧同步时钟和位同步时钟。
由于tdm设备自身无法产生时钟信号，设置pcm控制器为master主时钟模式，即：由pcm控制器，产生PCMSYN与PCMCLK时钟，提供给tdm设备使用。
在步骤S2010中，通过配置后的pcm控制器接收pcm接口中插入的tdm设备传输的数据。
在本公开中，由于pcm传输时序的Short Frame SYN Timing场景，和tdm传输时序，基本相同，可以兼容，因此，pcm控制器需要根据不同tdm设备的要求，修改slot位宽，即：每个采样点占用的位宽；pcm控制器，需要根据外接几个tdm级联设备，调整PCMCLK的时钟。PCMCLK时钟频率＝slot位宽×tdm级联设备数量×PCMSYN采样率；PCMSYN时钟频率＝采样率，并且采用Short Frame模式，即：PCMSYN高电平脉冲持续时间，为一个PCMCLK周期；pcm控制器，做pcm主时钟，产生PCMSYN与PCMCLK时钟；pcm控制器的slot声道数＝tdm级联的设备数量。
下述为本公开装置实施例，可以用于执行本公开方法实施例。
图7是根据一示例性实施例示出的一种主控芯片中的控制器配置装置的框图。如图7所示，该装置包括：
配置模块11，用于根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
接收模块12，用于通过配置模块11配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
在一个实施例中，如图8所示，所述配置模块11包括：第一获取子模块111和第一配置子模块112；
所述第一获取子模块111，用于根据所述采样率、所述位宽和所述外接设备数量获取所述控制器中的位同步时钟的时钟频率；
所述第一配置子模块112，用于根据所述第一获取子模块111获取的所述位同步时钟的时钟频率配置所述位同步时钟。
在一个实施例中，如图9所示，所述配置模块11包括：第二获取子模块113、第三获取子模块114、第四获取子模块115和第二配置子模块116；
所述第二获取子模块113，用于根据所述第一获取子模块111获取的所述位同步时钟的时钟频率获取所述位同步时钟的时钟周期；
所述第三获取子模块114，用于根据所述第二获取子模块113获取的所述位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长；
所述第四获取子模块115，用于根据采样率获取控制器中帧同步时钟的时钟频率；
所述第二配置子模块116，用于根据所述第三获取子模块114获取的所述帧同步时钟的高脉冲持续时长和所述第四获取子模块115获取的所述帧同步时钟的时钟频率配置所述帧同步时钟。
在一个实施例中，如图10所示，所述配置模块11包括：第三配置子模块117；
所述第三配置子模块117，用于根据所述外接设备进行数据传输时所占用的位宽配置所述控制器的位宽参数。
在一个实施例中，如图11所示，所述配置模块11包括：第四配置子模块118；
所述第四配置子模块118，用于根据所述接口中插入的外接设备数量配置所述控制器的声道数量参数。
在一个实施例中，如图12所示，所述装置还包括：控制子模块119；
所述控制子模块119，用于控制所述控制器产生所述帧同步时钟和位同步时钟。
在一个实施例中，所述控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
根据本公开实施例的第三方面，提供一种主控芯片中的控制器配置装置，包括：
处理器；
用于存储处理器可执行指令的存储器；
其中，处理器被配置为：
根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
通过配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
上述处理器还可被配置为：
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述采样率、所述位宽和所述外接设备数量获取所述控制器中的位同步时钟的时钟频率；
根据所述位同步时钟的时钟频率配置所述位同步时钟。
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述位同步时钟的时钟频率获取所述位同步时钟的时钟周期；
根据所述位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长；
根据采样率获取控制器中帧同步时钟的时钟频率；
根据所述帧同步时钟的高脉冲持续时长和所述帧同步时钟的时钟频率配置所述帧同步时钟。
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述外接设备进行数据传输时所占用的位宽配置所述控制器的位宽参数。
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述接口中插入的外接设备数量配置所述控制器的声道数量参数。
所述方法还包括：
控制所述控制器产生所述帧同步时钟和位同步时钟。
所述控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
关于上述实施例中的装置，其中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不做详细阐述说明。
图13是根据一示例性实施例示出的一种用于主控芯片中的控制器配置的装置90的框图。例如，装置90可以被提供为一服务器。装置90包括处理组件902，其进一步包括一个或多个处理器，以及由存储器903所代表的存储器资源，用于存储可由处理组件902的执行的指令，例如应用程序。存储器903中存储的应用程序可以包括一个或一个以上的每一个对应于一组指令的模块。此外，处理组件902被配置为执行指令，以执行上述方法。
装置90还可以包括一个电源组件906被配置为执行装置90的电源管理，一个有线或无线网络接口905被配置为将装置90连接到网络，和一个输入输出(I/O)接口908。装置90可以操作基于存储在存储器903的操作系统，例如Windows ServerTM，Mac OS XTM，UnixTM，LinuxTM，FreeBSDTM或类似。
一种非临时性计算机可读存储介质，当所述存储介质中的指令由装置90的处理器执行时，使得装置90能够执行上述主控芯片中的控制器配置方法，所述方法包括：
根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
通过配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述采样率、所述位宽和所述外接设备数量获取所述控制器中的位同步时钟的时钟频率；
根据所述位同步时钟的时钟频率配置所述位同步时钟。
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述位同步时钟的时钟频率获取所述位同步时钟的时钟周期；
根据所述位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长；
根据采样率获取控制器中帧同步时钟的时钟频率；
根据所述帧同步时钟的高脉冲持续时长和所述帧同步时钟的时钟频率配置所述帧同步时钟。
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述外接设备进行数据传输时所占用的位宽配置所述控制器的位宽参数。
所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述接口中插入的外接设备数量配置所述控制器的声道数量参数。
所述方法还包括：
控制所述控制器产生所述帧同步时钟和位同步时钟。
所述控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (20)

1.一种主控芯片中的控制器配置方法，其特征在于，包括：
根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
通过配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
2.根据权利要求1所述的方法，其特征在于，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述采样率、所述位宽和所述外接设备数量获取所述控制器中的位同步时钟的时钟频率；
根据所述位同步时钟的时钟频率配置所述位同步时钟。
3.根据权利要求2所述的方法，其特征在于，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述位同步时钟的时钟频率获取所述位同步时钟的时钟周期；
根据所述位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长；
根据采样率获取控制器中帧同步时钟的时钟频率；
根据所述帧同步时钟的高脉冲持续时长和所述帧同步时钟的时钟频率配置所述帧同步时钟。
4.根据权利要求1所述的方法，其特征在于，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述外接设备进行数据传输时所占用的位宽配置所述控制器的位宽参数。
5.根据权利要求1所述的方法，其特征在于，所述根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器，包括：
根据所述接口中插入的外接设备数量配置所述控制器的声道数量参数。
6.根据权利要求3所述的方法，其特征在于，所述方法还包括：
控制所述控制器产生所述帧同步时钟和位同步时钟。
7.根据权利要求1-6任一项所述的方法，其特征在于，所述控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
8.一种主控芯片中的控制器配置装置，其特征在于，包括：
配置模块，用于根据采样率、外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
接收模块，用于通过配置模块配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
9.根据权利要求8所述的装置，其特征在于，所述配置模块包括：第一获取子模块和第一配置子模块；
所述第一获取子模块，用于根据所述采样率、所述位宽和所述外接设备数量获取所述控制器中的位同步时钟的时钟频率；
所述第一配置子模块，用于根据所述第一获取子模块获取的所述位同步时钟的时钟频率配置所述位同步时钟。
10.根据权利要求9所述的装置，其特征在于，所述配置模块包括：第二获取子模块、第三获取子模块、第四获取子模块和第二配置子模块；
所述第二获取子模块，用于根据所述第一获取子模块获取的所述位同步时钟的时钟频率获取所述位同步时钟的时钟周期；
所述第三获取子模块，用于根据所述第二获取子模块获取的所述位同步时钟的时钟周期获取控制器中帧同步时钟的高脉冲持续时长；
所述第四获取子模块，用于根据采样率获取控制器中帧同步时钟的时钟频率；
所述第二配置子模块，用于根据所述第三获取子模块获取的所述帧同步时钟的高脉冲持续时长和所述第四获取子模块获取的所述帧同步时钟的时钟频率配置所述帧同步时钟。
11.根据权利要求8所述的装置，其特征在于，所述配置模块包括：第三配置子模块；
所述第三配置子模块，用于根据所述外接设备进行数据传输时所占用的位宽配置所述控制器的位宽参数。
12.根据权利要求8所述的装置，其特征在于，所述配置模块包括：第四配置子模块；
所述第四配置子模块，用于根据所述接口中插入的外接设备数量配置所述控制器的声道数量参数。
13.根据权利要求10所述的装置，其特征在于，所述装置还包括：控制子模块；
所述控制子模块，用于控制所述控制器产生所述帧同步时钟和位同步时钟。
14.根据权利要求8-13任一项所述的装置，其特征在于，所述控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
15.一种主控芯片中的控制器配置装置，其特征在于，包括：
主控芯片和级联的N个外接设备；所述N为大于或等于1的正整数；
所述主控芯片中的帧同步时钟引脚与第一级外接设备的唤醒信号引脚相连接；其中，所述第一级外接设备为所述N个外接设备中的一个外接设备；
所述主控芯片中的位同步时钟引脚与所述第一级外接设备的位同步信号引脚相连接；
所述主控芯片中的音频数据传输引脚与所述第一级外接设备的数据传输引脚相连接。
16.根据权利要求15所述的装置，其特征在于，
所述主控芯片中的音频数据输出引脚与所述第一级外接设备的数据输入引脚相连接；
所述主控芯片中的音频数据输入引脚与所述第一级外接设备的数据输出引脚相连接。
17.根据权利要求16所述的装置，其特征在于，
所述级联的N个外接设备中，前一级外接设备的数据传输完成指示信号引脚与后一级外接设备的唤醒信号引脚相连接；
每一级外接设备的位同步信号引脚均与所述主控芯片中的位同步时钟引脚相连接；
每一级外接设备的数据传输引脚均与所述主控芯片中的数据传输引脚相连接。
18.根据权利要求15所述的装置，其特征在于，所述主控芯片中的控制器包括：脉冲编码调制pcm控制器；所述外接设备包括：时分多路复用tdm设备。
19.一种主控芯片中的控制器配置装置，其特征在于，包括：
处理器；
用于存储处理器可执行指令的存储器；
其中，所述处理器被配置为：
根据采样率、时分多路复用外接设备进行数据传输时所占用的位宽和控制器对应的接口中插入的外接设备数量配置所述控制器；
通过配置后的所述控制器接收所述接口中插入的所述外接设备传输的数据。
20.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，该指令被处理器执行时实现权利要求1至7中任一项所述方法的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114325214A (zh) * 2021-11-18 2022-04-12 国网辽宁省电力有限公司电力科学研究院 一种基于麦克风阵列声源定位技术的电力在线监测方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430707A (en) * 1990-06-01 1995-07-04 Siemens Aktiengesellschaft Method and apparatus for communicating operating information between centralized and decentralized equipment of a communication system
US20110179193A1 (en) * 2008-09-30 2011-07-21 Carl Zeiss Microlmaging Gmbh Peripheral interface, data stream, and data transfer method
CN104732979A (zh) * 2015-03-24 2015-06-24 无锡天脉聚源传媒科技有限公司 一种音频数据的处理方法及装置
CN105611222A (zh) * 2015-12-25 2016-05-25 北京紫荆视通科技有限公司 音频数据处理方法、装置、被控设备和系统
CN106911987A (zh) * 2017-02-21 2017-06-30 珠海全志科技股份有限公司 主控端、设备端、传输多声道音频数据的方法和系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2509855B (en) * 2011-10-28 2020-02-19 Intel Corp Rate scalable IO interface with zero stand-by power and fast start-up
US20190005974A1 (en) * 2017-06-28 2019-01-03 Qualcomm Incorporated Alignment of bi-directional multi-stream multi-rate i2s audio transmitted between integrated circuits
US10852799B2 (en) * 2017-07-14 2020-12-01 Analog Devices Global Unlimited Company Adaptive use of multiple power supplies in communication systems
CN107889001B (zh) 2017-09-29 2020-02-18 恒玄科技(上海)股份有限公司 可扩展麦克风阵列及其建立方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430707A (en) * 1990-06-01 1995-07-04 Siemens Aktiengesellschaft Method and apparatus for communicating operating information between centralized and decentralized equipment of a communication system
US20110179193A1 (en) * 2008-09-30 2011-07-21 Carl Zeiss Microlmaging Gmbh Peripheral interface, data stream, and data transfer method
CN104732979A (zh) * 2015-03-24 2015-06-24 无锡天脉聚源传媒科技有限公司 一种音频数据的处理方法及装置
CN105611222A (zh) * 2015-12-25 2016-05-25 北京紫荆视通科技有限公司 音频数据处理方法、装置、被控设备和系统
CN106911987A (zh) * 2017-02-21 2017-06-30 珠海全志科技股份有限公司 主控端、设备端、传输多声道音频数据的方法和系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114325214A (zh) * 2021-11-18 2022-04-12 国网辽宁省电力有限公司电力科学研究院 一种基于麦克风阵列声源定位技术的电力在线监测方法

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