CN110888619A - 数字音频功放同步电路及方法、电子设备 - Google Patents

Abstract

本发明提供一种数字音频功放同步电路及方法、电子设备，所述电路包括：控制模块、总线接口模块、锁相环模块、指示信号同步模块和主时钟分频器；所述总线接口模块分别向所述锁相环模块和所述指示信号同步模块发送第一时钟信号；所述锁相环模块完成相位锁定之后，向所述指示信号同步模块发送指示信号；所述指示信号同步模块将所述指示信号同步至所述第一时钟信号之后，得到异步复位信号，并将所述异步复位信号发送至控制模块、总线接口模块以及主时钟分频器，以使各个模块在接收到异步复位信号时进行工作，减小了对音频数据处理的时延，提高输出的音频数据的立体音效的质量。

Description

数字音频功放同步电路及方法、电子设备

技术领域

本发明涉及集成电路技术领域，尤其涉及一种数字音频功放同步电路及方法、电子设备。

背景技术

近年来，随着科技的发展和人们生活质量要求的提高，人们对音频播放设备播放音频的质量要求越来越高，而高质量的音频播放效果能够提高用户的影音体验。例如在电影院或是KTV中，一般采用立体环绕的方式播放音频，给用户带来更优质的音频体验。

经发明人研究发现，在现有的音频系统中，通常采用多个音频功放来实现立体声系统，而启动每个独立的音频功放存在先后顺序，并且每个音频功放的播放时延存在差异，使上位机通过同一集成电路内置音频(Inter-IC Sound，I2S)总线输出的音频数据在经过立体声系统中的各个音频功放进行播放时存在相位差异，导致音频数据播放的音效变差。

发明内容

有鉴于此，本发明提供一种数字音频功放同步电路及方法、电子设备，提高了播放的音频数据的音效。

为实现上述目的，本发明提供如下技术方案：

本发明第一方面公开了一种数字音频功放同步电路，包括：

控制模块、总线接口模块、锁相环模块、指示信号同步模块和主时钟分频器；

所述总线接口模块用于在接收到上位机发送的I2S时钟信号时，分别向所述锁相环模块和所述指示信号同步模块发送第一时钟信号；

所述锁相环模块用于在使能状态下，对所述第一时钟信号以及所述锁相环模块内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号，并将所述第二时钟信号发送至所述主时钟分频器，将所述指示信号发送至所述指示信号同步模块；

所述指示信号同步模块用于接收到所述指示信号时，将所述指示信号同步至所述第一时钟信号，获得异步复位信号，并将所述异步复位信号分别发送至所述总线接口模块、所述控制模块以及所述主时钟分频器；

所述总线接口模块在接收到所述异步复位信号时，缓存所述上位机发送的音频数据；

所述主时钟分频器用于接收到所述异步复位信号时，对所述第二时钟信号进行分频处理，并将分频处理得到的各个系统时钟信号发送至所述控制模块；

所述控制模块用于在上电启动的情况下，向所述锁相环模块发送使能信号，并在接收到所述异步复位信号时，读取所述总线接口模块中的音频数据，并依据各个所述系统时钟信号，对所述音频数据进行处理并输出。

上述的数字音频功放同步电路，所述指示信号同步模块，包括：

第一触发器和第二触发器；

所述第一触发器的第一输入端用于接收所述锁相环模块发送的所述指示信号；

所述第一触发器的输出端与所述第二触发器的第一输入端相连接；

所述第一触发器的第二输入端和所述第二触发器的第二输入端相连接，连接节点用于接收所述总线接口模块发送的所述第一时钟信号；

所述第一触发器的第三输入端和所述第二触发器的第三输入端均用于接收复位信号；

所述第二触发器的输出端用于输出所述异步复位信号。

上述的数字音频功放同步电路，所述指示信号同步模块，包括：

第三触发器、第四触发器、第五触发器、第六触发器及数据选择器；

所述第三触发器的第一输入端用于接收所述锁相环模块发送的所述指示信号；

所述第三触发器的输出端分别与所述第四触发器的第一输入端以及所述数据选择器的第一输入端相连接；

所述第四触发器输出端分别与所述第五触发器的第一输入端以及所述数据选择器的第二输入端相连接；

所述第五触发器的输出端与所述数据选择器的第三输入端相连接；

所述第六触发器的输出端与所述数据选择器的第四输入端相连接，所述输出端用于输出所述异步复位信号；

所述数据选择器的输出端与所述第六触发器的第一输入端相连接；

所述第三触发器的第二输入端、所述第四触发器的第二输入端、所述第五触发器的第二输入端以及所述第六触发器的第二输入端均用于接收所述总线接口模块发送的所述第一时钟信号；

所述第三触发器的第三输入端、所述第四触发器的第三输入端、所述第五触发器的第三输入端和所述第六触发器的第三输入端均用于接收复位信号。

上述的数字音频功放同步电路，所述控制模块通过I2C接口接收所述上位机发送的上电信号，并依据所述上电信号进行工作。

上述的数字音频功放同步电路，所述总线接口模块发送的第一时钟信号为WS信号或者为WS衍生信号。

上述的数字音频功放同步电路，所述总线接口模块在接收到所述异步复位信号时，依据预设的I2S协议对所述上位机发送的音频数据进行解码，并将解码后的音频数据缓存至所述总线接口模块的异步FIFO存储器中。

上述的数字音频功放同步电路，所述锁相环模块用于在使能状态下，依据所述第一时钟信号调整所述锁相环模块内部的工作时钟信号的频率和相位，使得所述工作时钟信号的相位与所述第一时钟信号的相位锁定，以获得第二时钟信号以及与所述第二时钟信号对应的指示信号。

上述的数字音频功放同步电路，所述指示信号同步模块用于将所述指示信号同步至所述第一时钟信号的上升沿或是下降沿。

本发明第二方面公开了一种电子设备，包括：

上位机、播放模块以及上述的数字音频功放同步电路；

所述上位机与所述数字音频功放同步电路相连接，所述数字音频功放同步电路与所述播放模块相连接；

所述上位机，用于向所述数字音频功放同步电路发送I2S信号以及音频数据；

所述数字音频功放同步电路，用于在上电启动的情况下，响应所述I2S时钟信号，生成异步复位信号，并响应于所述异步复位信号，生成各个系统时钟信号，依据各个所述系统时钟信号对所述上位机发送的音频数据进行处理并输出；

所述播放模块，用于播放所述数字音频功放同步电路发送的处理后的音频数据。

本发明第三方面公开了一种数字音频功放同步方法，包括：

接收上位机发送的I2S时钟信号，提供第一时钟信号；

对所述第一时钟信号以及锁相环模块内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号；

将所述指示信号同步至所述第一时钟信号，获得异步复位信号；

响应于所述异步复位信号，对所述第二时钟信号进行分频处理，得到各个系统时钟信号；

响应于所述异步复位信号，读取从上位机接收到的音频数据，并依据各个所述系统时钟信号，对所述音频数据进行处理并输出。

上述的方法，可选的，还包括，依据预设的I2S协议对从所述上位机接收的音频数据进行解码，并进行缓存。

上述的方法，可选的，所述进行相位锁定的过程包括：

依据所述第一时钟信号调整所述锁相环模块内部的工作时钟信号的频率和相位，使得所述工作时钟信号的相位与所述第一时钟信号的相位锁定。

与现有技术相比，本发明具有以下优点：

本发明提供一种数字音频功放同步电路，包括：控制模块、总线接口模块、锁相环模块、指示信号同步模块和主时钟分频器；所述总线接口模块分别向所述锁相环模块和所述指示信号同步模块发送第一时钟信号；所述锁相环模块完成相位锁定之后，向所述指示信号同步模块发送指示信号，所述指示信号同步模块将所述指示信号同步至所述第一时钟信号之后，得到异步复位信号，并将所述异步复位信号发送至控制模块、总线接口模块以及主时钟分频器，以使各个模块在接收到异步复位信号时进行工作，减小了对音频数据处理的时延以及相位差异，提高输出的音频数据的立体音效的质量。应用本发明提供的数字音频功放电路的电子设备，播放的音频的质量更佳，为用户提供更优质的音效体验。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种数字音频功放同步电路的电路结构示意图；

图2为本发明实施例提供的一种数字音频功放同步电路中的指示信号同步模块的结构示意图；

图3为本发明实施例提供的一种数字音频功放同步电路中的指示信号同步模块的另一结构示意图；

图4为本发明实施例提供的一种数字音频功放同步电路的信号时序图；

图5为本发明实施例提供的一种电子设备的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本发明实施例提供了一种数字音频功放同步电路，可应用于各种音频播放设备中的芯片中，本发明实施例提供的数字音频功放同步电路的连接方式简单，并且不需要额外增加端口来实现多个功放电路的信号同步，降低了芯片的物料成本。

本发明实施例提供的数字音频功放同步电路的电路连接结构图如图1所示，具体说明如下所述：

控制模块10、总线接口模块20、锁相环模块30、指示信号同步模块40、和主时钟分频器50；

所述总线接口模块20用于在接收到上位机发送的I2S时钟信号时，分别向所述锁相环模块30和所述指示信号同步模块40发送第一时钟信号。

需要说明的是，所述总线接口模块20具体为集成电路内置音频(Inter-IC sound，I2S)总线模块，所述总线接口模块20中设置有异步FIFO(Asynchronous FIFO)，所述异步FIFO用于保存音频数据。所述总线接口模块20通过I2S/TDM接口接收上位机发送的I2S信号，可选的，所述I2S信号为BCK时钟信号。所述总线接口模块20的第一输出端分别与所述指示信号同步模块40的第一输入端以及所述锁相环模块30的第一输入端相连接；所述总线接口模块20的第一输出端用于输出第一时钟信号，可选的，所述第一时钟信号可以为WS信号(帧时钟)或是WS衍生信号，所述WS衍生信号可以为WS反相信号、WS沿检测电路生成的WS上升/下降沿指示信号等。

所述锁相环模块30用于在使能状态下，对所述第一时钟信号以及所述锁相环模块30内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号，并将所述第二时钟信号发送至所述主时钟分频器，将所述指示信号发送至所述指示信号同步模块。

需要说明的是，所述锁相环模块30当接收到使能信号时，进入使能状态，也就是说所述锁相环模块30进入工作状态；所述锁相环模块30的第二输入端与所述控制模块10的输出端相连接，所述锁相环模块30的第二输入端用于接收所述控制模块10发送的使能信号；所述锁相环(Phase Locked Loop，PLL)模块30用于在使能状态下，依据接收到的第一时钟信号调整所述锁相环模块30内部的工作时钟信号的频率和相位，使得所述工作时钟信号的相位与所述第一时钟信号的相位锁定，以获得第二时钟信号以及与所述第二时钟信号对应的指示信号；所述锁相环模块30内部的工作时钟信号包括但不限于所述锁相环模块30内部环路的振荡信号。需要说明的是，所述第二时钟信号的频率可为预设的频率值，例如100MHz；在进行相位锁定的过程中，逐步抬高工作时钟信号的频率，当工作时钟信号的频率达到预设的频率值时，此时的工作时钟信号即为第二时钟信号，并且此时第一时钟信号和工作时钟信号完成相位锁定，而且得到与所述第二时钟信号对应的指示信号；优选的，本发明实施例提供的电路中，规定与所述第二时钟信号对应的指示信号为高电平有效，则所述指示信号为高电平信号。本发明的另一可执行方式为规定与所述第二时钟信号对应的指示信号为低电平有效，此种实现方式也属于本发明的保护范围；本发明实施例提供的电路以指示信号为高电平有效进行说明。

所述锁相环模块30的第一输出端与所述指示信号同步模块40的第二输入端相连接，第二输出端与所述主时钟分频器50的第一输入端相连接；所述锁相环模块30的第一输出端用于输出与所述第二时钟信号对应的指示信号，第二输出端用于输出所述第二时钟信号。

所述指示信号同步模块40用于接收到所述指示信号时，将所述指示信号同步至所述第一时钟信号，获得异步复位信号，并将所述异步复位信号分别发送至所述总线接口模块20、所述控制模块10以及所述主时钟分频器50。

需要说明的是，所述指示信号同步模块40用于接收到所述指示信号时，将所述指示信号同步至接收到的第一时钟信号，获得异步复位信号；需要说明的是，所述指示信号同步模块40将所述指示信号同步至第一时钟信号的上升沿或是下降沿；若所述第一时钟信号的上升沿有效时，则将所述指示信号同步至所述第一时钟信号的上升沿；若所述第一时钟信号的下降沿有效时，则将所述指示信号同步至所述第一时钟信号的下降沿。

所述指示信号同步模块40的输出端分别与所述总线接口模块20的输入端、所述主时钟分频器50的第二输入端以及所述控制模块10的第一输入端相连接，所述指示信号同步模块40通过输出端分别向所述总线接口模块20、所述主时钟分频器50以及所述控制模块10输入所述异步复位信号。

需要说明的是，所述指示信号同步模块40接收到的指示信号包括但不限于所述锁相环模块30发送的指示信号，还可以是芯片中某模块发送的指示信号，例如某模块发送的时钟稳定指示信号、某模块上电完成的指示信号等等；优选的，在本发明中，锁相环模块30输出的指示信号为芯片内部常用的信号，因而不需要额外生成信号作为指示信号，从而使芯片内部电路的连接更加简单。

所述总线接口模块20在接收到所述异步复位信号时，接收及缓存所述上位机发送的音频数据。

需要说明的是，所述总线接口模块20用于在接收到所述异步复位信号时，依据预设的12S协议对接收到的所述上位机发送的音频数据进行解码，并将解码后的音频数据写入所述总线接口模块20的异步FIFO寄存器中，以将解码后的音频数据缓存至所述总线接口模块20的异步FIFO寄存器中。

所述主时钟分频器50用于接收到所述异步复位信号时，对所述接收到的第二时钟信号进行分频处理，并将分频处理得到的各个系统时钟信号发送至所述控制模块10。

需要说明的是，所述主时钟分频器50在接收到所述异步复位信号时，进入工作状态，对接收到的所述第二时钟信号进行分频处理，得到各个系统时钟信号，每个所述系统时钟信号的频率均不相同。所述主时钟分频器50的第一输入端用于接收所述锁相环模块30发送的第二时钟信号，第二接收端用于接收所述指示信号同步模块40发送的异步复位信号；所述主时钟分频器50的输出端与所述控制模块10的第二输入端相连接，所述输出端用于向所述控制模块10发送所述各个系统时钟信号。

所述控制模块10用于在上电启动的情况下，向所述锁相环模块30发送使能信号，并在接收到所述异步复位信号时，读取所述总线接口模块20中的音频数据，并依据各个所述系统时钟信号，对所述音频数据进行处理并输出。

需要说明的是，所述控制模块10在上电启动过程中，通过I2C接口接收所述上位机发送的上电信号，依据所述上电信号启动所述控制模块10中与所述上电信号对应的电路进行工作；所述控制模块10的输出端与所述锁相环模块30的第二输入端相连接，所述控制模块10的输出端用于向所述锁相环模块30发送使能信号。所述控制模块10与总线接口模块20通过双向接口相连接，当所述控制模块10接收到所述异步复位信号时，通过所述双向接口读取缓存在所述总线接口模块20的异步FIFO寄存器中的音频数据，并依据接收到的各个所述系统时钟信号，对读取到的所述音频数据进行处理，并输出处理后的音频数据。需要说明的是，对音频数据的处理包括但不限于进行采样率转换、量化调制/数模转换以及增益调整等。

本发明实施例提供的数字音频功放同步电路中，包括控制模块10、总线接口模块20、锁相环模块30、指示信号同步模块40和主时钟分频器50；所述总线接口模块20用于在接收到I2S信号时，分别向所述锁相环模块30和所述指示信号同步模块40发送第一时钟信号；所述锁相环模块30用于在使能状态下，对所述第一时钟信号和所述锁相环模块30内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号，并将所述第二时钟信号和指示信号发送至对应的模块；所述指示信号同步模块40用于接收到所述指示信号时，将所述指示信号同步至所述第一时钟信号，获得异步复位信号，并将所述异步复位信号发送至对应的模块；所述总线接口模块20、所述主时钟分频器50以及所述控制模块10在接收到所述异步复位信号时，同步进行工作，降低了对音频数据的处理时延，且极大的降低了输出的音频数据间的相位差异，从而保证了音频数据播放时的音效，给用户提供优质音效体验。

本发明实施例提供的电路中，所述指示信号同步模块的其中一种结构示意图如图2所示，具体说明如下所述：

所述指示信号同步模块包括：第一触发器201和第二触发器202；

所述第一触发器201的第一输入端用于接收所述锁相环模块发送的所述指示信号；

所述第一触发器201的输出端与所述第二触发器202的第一输入端相连接；

所述第一触发器201的第二输入端和所述第二触发器202的第二输入端均用于接收所述总线接口模块发送的所述第一时钟信号；

所述第一触发器201的第三输入端和所述第二触发器202的第三输入端均用于接收复位信号；

所述第二触发器202的输出端用于输出所述异步复位信号。

需要说明的是，在一个可选方案中，所述第一触发器201与所述第二触发器202均为D触发器，所述第一触发器201的第一输入端为所述指示信号同步模块的第一输入端；所述第一触发器201的第二输入端与所述第二触发器202的第二输入端的相连接，连接节点作为所述指示信号同步模块的第二输入端，所述指示信号同步模块的第二输入端用于接收所述总线接口模块发送的所述第一时钟信号；所述第二触发器202的输出端为所述指示信号同步模块的输出端；需要说明的是，所述第一触发器201的第三输入端以及第二触发器202的第三输入端用于接收复位信号，所述复位信号可以为外部硬件复位RSTN信号。

本发明实施例提供的电路中，由2级D触发器构成所述信号指示同步模块，其连接结构简单，所占用芯片的面积小，有效减少芯片外部增加的接口以及芯片的面积，降低了芯片的物料成本。

本发明实施例提供的电路中，所述指示信号同步模块的另一种结构示意图如图3所示，具体说明如下所述：

所述指示信号同步模块包括：第三触发器301、第四触发器302、第五触发器303、第六触发器304及数据选择器305；

所述第三触发器301的第一输入端用于接收所述锁相环模块发送的指示信号；

所述第三触发器301的输出端分别与所述第四触发器302的第一输入端以及所述数据选择器305的第一输入端相连接；

所述第四触发器302输出端分别与所述第五触发器303的第一输入端以及所述数据选择器305的第二输入端相连接；

所述第五触发器303的输出端与所述数据选择器305的第三输入端相连接；

所述第六触发器304的输出端与所述数据选择器305的第四输入端相连接，第一输入端与所述数据选择器305的输出端相连接；

所述第三触发器301的第二输入端、所述第四触发器302的第二输入端、所述第五触发器303的第二输入端均与和所述第六触发器304的第二输入端相连接，连接节点用于接收所述总线接口模块发送的第一时钟信号；

所述第三触发器301的第三输入端、所述第四触发器302的第三输入端、所述第五触发器303的第三输入端和所述第六触发器304的第三输入端均用于接收复位信号。

需要说明的是，本发明提供的指示信号同步模块包括但不限于本发明实施例提供的图2和图3所示的连接结构方式，其中，图3为所述指示信号同步模块最基础的连接实现方式，其他个数触发器的连接方式属于本发明中的指示信号同步模块的衍生方案，也属于本发明的保护范围；若选用的触发器的数量多于4个时，所选用的数据选择器305的引脚数也需要对应的增加，可参照图3进行说明，增加的触发器通过输出端与图3中的第三触发器301、第四触发器302以及第五触发器303串联，增加的触发器的第二输入端均用于接收第一时钟信号，第三输入端用于接收复位信号，并且增加的触发器的输出端与所述数据选择器305对应的引脚相连接。

需要说明的是，在一个可选方案中，所述指示信号同步模块由一个Deglitch抗尖峰脉冲电路实现，所述第三触发器301、第四触发器302、第五触发器303以及第六触发器304均为D触发器；所述第三触发器301的第一输入端为所述指示信号同步模块的第一输入端，所述第三触发器302的第二输入端为所述指示信号同步模块的第二输入端，所述第六触发器304的输出端为所述指示信号同步模块的输出端；需要说明的是，所述第四触发器302的第二输入端、第五触发器303的第二输入端以及第六触发器304的第二输入端均连接所述第三触发器301的第二输入端，以便于接收所述总线接口模块发送的第一时钟信号；需要说明的是，所述复位信号可以为外部硬件复位RSTN信号。

需要说明的是，指示信号首先经过第三触发器301、第四触发器302以及第五触发器303的同步；所述第五触发器303向第六触发器304输入信号时，需要经过所述数据选择器305判断所述第三触发器301、第四触发器302和第五触发器305的输出信号是否均相同，若第三触发器301、第四触发器302和第五触发器303的输出信号均相同，则将所述第五触发器303的输出信号向所述第六触发器304输入；若所述第三触发器301、第四触发器302和第五触发器303的输出信号存在不同，则第六触发器304的第一输入端接收的信号保持不变。

需要说明的是，所述第三触发器301、第四触发器302以及第五触发器303用于信号的同步和延迟，主要是存储数据；为具体说明，参照图3进行举例说明，假设时钟周期为1us(微秒)，则第三触发器301存入当前时刻信号值，第四触发器302存入1us前的信号值，第五触发器303存入2us前的信号值；第三触发器301、第四触发器302和第五触发器303分别存储不同时刻的信号值，当第三触发器301、第四触发器302和第五触发器303的信号值一致时，说明持续3个us内信号值保持不变，则可以将信号值传输至第六触发器304进行保存；否则意味着3个us内有毛刺存在或信号值正在进行跳变，则第六触发器304保持原有信号值不变，如此即可以实现去除毛刺功能。通过应用本发明提供的指示信号同步模块，当锁相环模块输出的指示信号质量不佳的或是存在毛刺的情况下，应用本发明提供的指示信号同步模块可避免误判，提高电路的整体性能和质量。

需要说明的是，本发明实施例提供的数字音频功放同步电路中的指示信号同步模块不局限于图2和图3的所示的结构，还可以将应用WS信号的去毛刺电路作为指示信号同步模块。

本发明实施例提供的电路中，所述总线接口模块通过使用I2S总线与上位机相连接，所述总线接口模块通过I2S总线与上位机进行通信，总线接口模块可通过12S总线将芯片的内部数据发送至上位机以及接收上位机发送的音频数据。总线接口模块通过I2S总线接收上位机传输的音频数据时，根据I2S协议完成对所述音频数据的解码，并将解码得到的音频数据写入预设的异步FIFO。

本发明实施例提供的数字音频功放同步电路中，所述控制模块通过双向接口与所述总线接口模块相连接，所述控制模块与所述总线接口模块通过所述双向接口进行通信，所述控制模块通过双向接口读取所述总线接口的异步FIFO中的音频数据，并将所述音频数据进行处理，并将处理后的音频数据发送至预设的外部播放设备进行播放，所述外部播放设备可以为喇叭；所述控制模块通过双向接口向所述总线接口模块发送芯片的内部数据，以便所述总线接口模块将所述芯片的内部数据反馈至上位机。

本发明实施例提供的数字音频功放同步电路中，对本发明提供的数字音频功放同步电路工作时各部分的时序信号进行说明，具体的时序信号图可参照图4，具体说明如下所述：

需要说明的是，音频数据为上位机向总线接口模块发送的音频数据，如图4所示，该示例中包含6个音频数据，分别为Data0，Data1，Data2，Data3，Data4和Data5，0表示不包含音频数据；需要说明的是，WS信号为总线接口模块发送的第一时钟信号，所述WS信号的一个时钟周期对应一个音频数据。

当上位机向总线接口模块发送I2S时钟信号，并且通过12C接口向控制模块发送上电信号时，锁相环模块接收到控制模块发送的使能信号以及总线接口模块发送的WS信号，所述锁相环模块完成相位锁定时，将低电平的指示信号拉高成高电平的指示信号，即当所述锁相环完成相位锁定时，向指示信号同步模块输入高电平的指示信号。当所述指示信号同步模块接收到高电平的指示信号时，所述指示信号同步模块将指示信号同步至WS信号的上升沿即可得到异步复位信号。当总线接口模块接收到指示信号同步模块发送的异步复位信号时，总线接口模块依据其内部的I2S写FIFO指示信号开始写入音频数据，需要说明的是，所述I2S写FIFO指示信号为总线接口模块中的一个指示信号；当I2S写FIFO指示信号中出现一个脉冲时就写入一个音频数据，当写入的音频数据达到预设的数值时，则所述总线接口模块内部的另一个指示信号例如I2S就绪信号从低电平信号拉成高电平信号；例如写入3个音频数据时，即将I2S就绪信号从低电平信号拉成高电平信号。需要说明的是，写入音频数据时，按照排列顺序逐个写入总线接口模块中。

当主时钟分频器接收到异步复位信号时，将接收到的所述第二时钟信号进行分频处理，并向所述控制模块输出进行分频处理后得到的各个系统时钟信号，图4中的PLL输出时钟信号即为所述第二时钟信号；当I2S就绪信号为高电平信号时，在下一个系统时钟信号的下降沿拉高输入有效指示信号，以使所述控制模块开始读取所述总线接口模块中的音频数据；需要说明的是，为了便于说明，图4中应用一个系统时钟信号进行说明。所述控制模块依据各个系统时钟信号对从所述总线接口模块中的读取到的音频数据进行处理，并输出处理后的音频数据。

所述控制模块依据各个系统时钟信号对从所述总线接口模块中的读取到的音频数据进行处理，并输出处理后的音频数据。

本发明实施例还提供了一种电子设备，所述电子设备的结构示意图如图5所示，所述电子设备包括：上位机501、播放模块502以及数字音频功放同步电路503；

所述上位机501与所述数字音频功放同步电路503相连接，所述数字音频功放同步电路503与所述播放模块502相连接；

所述上位机501，用于向所述数字音频功放同步电路503发送I2S信号以及音频数据；

所述数字音频功放同步电路503，用于在上电启动的情况下，响应所述I2S时钟信号，生成异步复位信号，并响应于所述异步复位信号，生成各个系统时钟信号，依据各个所述系统时钟信号对所述上位机501发送的音频数据进行处理并输出；

所述播放模块502，用于播放所述数字音频功放同步电路503发送的处理后的音频数据。

需要说明的是，所述上位机501可以具体为可发送音频数据的设备，所述上位机501与所述数字音频功放电路503的I2S/TDM接口以及I2C接口相连接，所述上位机501向所述数字音频功放同步电路503发送上电信号，触发所述数字音频功放同步电路503上电启动；所述播放模块502与所述数字音频功放同步电路503中的控制模块相连接；所述数字音频功放电路503的具体实现过程以及连接结构可参照上述关于所述数字音频功放同步电路的内容，此处不再进行赘述；所述播放模块502可以具体为喇叭、扬声器等其他可播放音频数据的装置。

本发明实施例提供了一种电子设备，所述电子设备为应用了本发明提供的数字音频功放同步电路的设备，所述电子设备可以具体为智能手机、智能音箱等各种可播放音频的设备；所述电子设备通过应用本发明实施例提供的数字音频功放同步电路，使其播放的音频质量更佳，为用户提供更优质的音频体验。

本发明实施例提供了一种数字音频功放同步方法，所述方法的具体过程如下所述：

接收上位机发送的I2S时钟信号，提供第一时钟信号；

对所述第一时钟信号以及锁相环模块内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号；

将所述指示信号同步至所述第一时钟信号，获得异步复位信号；

响应于所述异步复位信号，对所述第二时钟信号进行分频处理，得到各个系统时钟信号；

响应于所述异步复位信号，读取从上位机接收到的音频数据，并依据各个所述系统时钟信号，对所述音频数据进行处理并输出。

需要说明的是，本发明实施例提供的方法中，对于所述上位机发送的音频数据，依据预设的I2S协议对从所述上位机接收的音频数据进行解码，并进行缓存。

本发明实施例提供的方法中，所述进行相位锁定的过程包括：

依据所述第一时钟信号调整所述锁相环模块内部的工作时钟信号的频率和相位，使得所述工作时钟信号的相位与所述第一时钟信号的相位锁定。

本发明实施例提供的数字音频功放同步方法，通过对第一时钟信号以及锁相环模块内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号，并将所述指示信号同步至所述第一时钟信号，以获得异步复位信号；响应于所述异步复位信号，对所述第二时钟信号进行分频处理，得到各个系统时钟信号；响应于所述异步复位信号，读取从上位机接收到的音频数据，并依据各个所述系统时钟信号，对所述音频数据进行处理并输出，从而降低了对音频数据的处理时延以及相位差异，提高了输出的音频数据的质量。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (12)

1.一种数字音频功放同步电路，其特征在于，包括：

控制模块、总线接口模块、锁相环模块、指示信号同步模块和主时钟分频器；

所述总线接口模块用于在接收到上位机发送的I2S时钟信号时，分别向所述锁相环模块和所述指示信号同步模块发送第一时钟信号；

所述锁相环模块用于在使能状态下，对所述第一时钟信号以及所述锁相环模块内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号，并将所述第二时钟信号发送至所述主时钟分频器，将所述指示信号发送至所述指示信号同步模块；

所述指示信号同步模块用于接收到所述指示信号时，将所述指示信号同步至所述第一时钟信号，获得异步复位信号，并将所述异步复位信号分别发送至所述总线接口模块、所述控制模块以及所述主时钟分频器；

所述总线接口模块在接收到所述异步复位信号时，缓存所述上位机发送的音频数据；

所述主时钟分频器用于接收到所述异步复位信号时，对所述第二时钟信号进行分频处理，并将分频处理得到的各个系统时钟信号发送至所述控制模块；

所述控制模块用于在上电启动的情况下，向所述锁相环模块发送使能信号，并在接收到所述异步复位信号时，读取所述总线接口模块中的音频数据，并依据各个所述系统时钟信号，对所述音频数据进行处理并输出。

2.根据权利要求1所述的数字音频功放同步电路，其特征在于，所述指示信号同步模块，包括：

第一触发器和第二触发器；

所述第一触发器的第一输入端用于接收所述锁相环模块发送的所述指示信号；

所述第一触发器的输出端与所述第二触发器的第一输入端相连接；

所述第一触发器的第二输入端和所述第二触发器的第二输入端相连接，连接节点用于接收所述总线接口模块发送的所述第一时钟信号；

所述第一触发器的第三输入端和所述第二触发器的第三输入端均用于接收复位信号；

所述第二触发器的输出端用于输出所述异步复位信号。

3.根据权利要求1所述的数字音频功放同步电路，其特征在于，所述指示信号同步模块，包括：

第三触发器、第四触发器、第五触发器、第六触发器及数据选择器；

所述第三触发器的第一输入端用于接收所述锁相环模块发送的所述指示信号；

所述第三触发器的输出端分别与所述第四触发器的第一输入端以及所述数据选择器的第一输入端相连接；

所述第四触发器输出端分别与所述第五触发器的第一输入端以及所述数据选择器的第二输入端相连接；

所述第五触发器的输出端与所述数据选择器的第三输入端相连接；

所述第六触发器的输出端与所述数据选择器的第四输入端相连接，所述输出端用于输出所述异步复位信号；

所述数据选择器的输出端与所述第六触发器的第一输入端相连接；

所述第三触发器的第二输入端、所述第四触发器的第二输入端、所述第五触发器的第二输入端以及所述第六触发器的第二输入端均用于接收所述总线接口模块发送的所述第一时钟信号；

所述第三触发器的第三输入端、所述第四触发器的第三输入端、所述第五触发器的第三输入端和所述第六触发器的第三输入端均用于接收复位信号。

4.根据权利要求1所述的数字音频功放同步电路，其特征在于，所述控制模块通过I2C接口接收所述上位机发送的上电信号，并依据所述上电信号进行工作。

5.根据权利要求1所述的数字音频功放同步电路，其特征在于，所述总线接口模块发送的第一时钟信号为WS信号或者为WS衍生信号。

6.根据权利要求1所述的数字音频功放同步电路，其特征在于，所述总线接口模块在接收到所述异步复位信号时，依据预设的I2S协议对所述上位机发送的音频数据进行解码，并将解码后的音频数据缓存至所述总线接口模块的异步FIFO存储器中。

7.根据权利要求1所述的数字音频功放同步电路，其特征在于，所述锁相环模块用于在使能状态下，依据所述第一时钟信号调整所述锁相环模块内部的工作时钟信号的频率和相位，使得所述工作时钟信号的相位与所述第一时钟信号的相位锁定，以获得第二时钟信号以及与所述第二时钟信号对应的指示信号。

8.根据权利要求1所述的数字音频功放同步电路，其特征在于，所述指示信号同步模块用于将所述指示信号同步至所述第一时钟信号的上升沿或是下降沿。

9.一种电子设备，其特征在于，包括：

上位机、播放模块以及所述权利要求1～7任意一项所述的数字音频功放同步电路；

所述上位机与所述数字音频功放同步电路相连接，所述数字音频功放同步电路与所述播放模块相连接；

所述上位机，用于向所述数字音频功放同步电路发送I2S信号以及音频数据；

所述数字音频功放同步电路，用于在上电启动的情况下，响应所述I2S时钟信号，生成异步复位信号，并响应于所述异步复位信号，生成各个系统时钟信号，依据各个所述系统时钟信号对所述上位机发送的音频数据进行处理并输出；

所述播放模块，用于播放所述数字音频功放同步电路发送的处理后的音频数据。

10.一种数字音频功放同步方法，其特征在于，包括：

接收上位机发送的I2S时钟信号，提供第一时钟信号；

对所述第一时钟信号以及锁相环模块内部的工作时钟信号进行相位锁定，以获得第二时钟信号和与所述第二时钟信号对应的指示信号；

将所述指示信号同步至所述第一时钟信号，获得异步复位信号；

响应于所述异步复位信号，对所述第二时钟信号进行分频处理，得到各个系统时钟信号；

响应于所述异步复位信号，读取从上位机接收到的音频数据，并依据各个所述系统时钟信号，对所述音频数据进行处理并输出。

11.根据权利要求10所述的方法，其特征在于，还包括，依据预设的I2S协议对从所述上位机接收的音频数据进行解码，并进行缓存。

12.根据权利要求10所述的方法，其特征在于，所述进行相位锁定的过程包括：

依据所述第一时钟信号调整所述锁相环模块内部的工作时钟信号的频率和相位，使得所述工作时钟信号的相位与所述第一时钟信号的相位锁定。

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