CN201063104Y - 一种dsp与绝对式编码器通讯及解码的装置 - Google Patents

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CN201063104Y CNU2007200512857U CN200720051285U CN201063104Y CN 201063104 Y CN201063104 Y CN 201063104Y CN U2007200512857 U CNU2007200512857 U CN U2007200512857U CN 200720051285 U CN200720051285 U CN 200720051285U CN 201063104 Y CN201063104 Y CN 201063104Y
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廖文高
麻文兴
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Guangzhou Numerical Control Equipment Co Ltd
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Abstract

本实用新型公开了一种DSP与绝对式编码器通讯及解码的装置，其包括：采集外部交流伺服电机数据的绝对式编码器、与该绝对式编码器电连接并将该绝对式编码器采集的数据转换为串行数字信号的接口电路、与该接口电路电连接并将所述串行数字信号转换为并行数据的可编程逻辑器件、与该可编程逻辑器件电连接并对该并行数据进行解码的DSP。该装置成本低，电路集成度高。

Description

一种DSP与绝对式编码器通讯及解码的装置
技术领域
本实用新型涉及一种通讯及解码装置，尤其涉及一种DSP与绝对式编码器通讯及解码的装置。
背景技术
原来读取交流伺服电机转子位置及旋转角度的装置主要采用在交流伺服电机转子上装上增量式编码器，再用DSP(数字信号处理器)芯片去读增量式编码器脉冲信号，DSP芯片需要运行控制程序才能得出转子的初始相位。但是DSP芯片不能计算出电动机转子的绝对位置，只能计算出转角的增量，而且增量式编码器的精度不是太高且输出的是并行信号，欲提高其精度就必然要增大编码器的设计难度和增多并行信号的输出，这样就不利于伺服驱动器与编码器的长距离通信。
针对这种情况，目前开始使用绝对式编码器读取交流伺服电机转子的数据。绝对式编码器能够直接读出电动机转子的绝对位置，能够使伺服驱动器高精度地读取伺服电机的转子位置及旋转角度。但是，绝对式编码器输出的是串行数据，需要该绝对式编码器厂商提供专用通信芯片去读取绝对式编码器中电机转子的位置信息，再利用DS P(数字信号处理)芯片读取该专用通信芯片锁存的信息，DSP芯片最后才能将该电机转子的位置信息转变为绝对的机械角度、电角度及旋转方向。而绝对式编码器厂商提供的专用通信芯片不仅价格很贵，而且该芯片的集成度较差，不利于缩小伺服驱动器电路控制板的体积。
因此，我们迫切需求一种成本低、电路集成度高的DSP与绝对式编码器通讯及解码的装置。
实用新型内容
基于现有技术的不足，本实用新型所要解决的问题是提供一种成本低、集成度高的DSP与绝对式编码器通讯及解码的装置。
为解决上述问题，本实用新型提供的DSP与绝对式编码器通讯及解码的装置包括：采集外部交流伺服电机数据的绝对式编码器、与该绝对式编码器电连接并将该绝对式编码器采集的数据转换为串行数字信号的接口电路、与该接口电路电连接并将所述串行数字信号转换为并行数据的可编程逻辑器件、与该可编程逻辑器件电连接并对该并行数据进行解码的DSP。
作为一个实施例，还包括连接于可编程逻辑器件与接口电路之间的电平转换电路。所述可编程逻辑器件包括：接收DSP发来的控制信号并对该控制信号进行译码的控制信号接收器、对译码后的控制信号进行逻辑控制运算并发出控制信号的逻辑控制器、根据逻辑控制器发出的信号与绝对式编码器进行通讯的数据收发器、将数据收发器中的数据转换为并行数据并将该并行数据传送给DSP的数据转换器。
作为另一个实施例，所述可编程逻辑器件还包括时钟、将时钟频率分频的分频器以及给收发数据器提供波特率的波特率发生器。所述分频器向逻辑控制器输入时钟以及向波特率发生器输入时钟。
作为又一个实施例，所述接口电路为差分接口电路，该差分接口电路包括第一差分放大器，所述绝对式编码器中包括第二差分放大器，第一差分放大器与第二差分放大器相连。所述差分接口电路采用串行的数据传输方式。
与现有技术相比较，本实用新型的DSP与绝对式编码器通讯及解码的装置通过可编程逻辑器件替代价格昂贵的专用芯片与绝对式编码器通讯，实现串行通讯及串行数据向并行数据的转换，将读出的数据直接送给DSP，不需要过多的外部电路，从而大大节省了成本，提高了集成度。
为使本实用新型更加容易理解，下面将结合附图进一步阐述本实用新型的DSP与绝对式编码器通讯及解码的装置。
附图说明
图1本实用新型装置的结构框图。
图2本实用新型装置与交流伺服电机相连的结构框图。
图3本实用新型装置的接口电路的电路原理图。
图4本实用新型DSP控制整个装置的流程图。
具体实施方式
现在参考附图描述本实用新型的优选实施例，参考图1-3，本实施例的DSP与绝对式编码器通讯及解码的装置包括安装在外部交流伺服电机10上的绝对式编码器20，与该绝对式编码器20电连接的第一差分接口电路50、与该第一差分接口电路50电连接的电平转换电路40、与该电平转换电路40电连接的可编程逻辑器件30(CPLD)、与该可编程逻辑器件30电连接的DSP60(数字信号处理器)。所述DSP60与驱动放大电路70电连接。DSP60的主要功能是控制可编程逻辑器件30、读取可编程逻辑器件30中的数据、以及控制交流伺服电机10和人机界面。
所述绝对式编码器20向外部交流伺服电机10采集数据，具体采集交流伺服电机10转子的机械角度、电角度以及旋转方向等数据。所述第一差分接口电路50包括第一差分放大器51、第一差分信号线52以及第二差分信号线53。第一差分放大器51包括数据输出引脚511、数据输入引脚512以及外部控制引脚513。外部控制引脚513受可编程逻辑器件30控制，当外部控制引脚513为高电平时，数据输出引脚511向电平转换器40输出数据，当外部控制引脚513为低电平时，数据从数据输入引脚512输入。所述绝对式编码器20中包括第二差分接口电路21，该第二差分接口电路21包括第二差分放大器211。所述第二差分放大器211包括内部控制引脚2111，该内部控制引脚2111受绝对式编码器20内部的控制芯片所控制。所述第一差分放大器51与第二差分放大器211通过第一差分信号线52和第二差分信号线53电连接，该第一差分接口电路50与第二差分接口电路21电连接组成差分信号传输电路。所述绝对式编码器20通过第二差分接口电路21输出差分信号。第一差分接口电路50将所述差分信号转换为串行数字数据后从数据输出引脚511输送给所述电平转换器40。由于第一差分接口电路50的引脚电平与可编程逻辑器件30的IO口电平不一致，因此电平转换器40将第一差分接口电路50输出数据的电平转换为可编程逻辑器件30IO口可以接受的电平。可编程逻辑器件30将该串行数字数据转换为并行数据并将其发送给DSP60。DSP60对接收到的数据进行解码并进行运算控制，根据运算控制后的结果向驱动放大电路70发出控制信号。驱动放大电路70根据该控制信号驱动所述交流电机10工作。
所述DSP与绝对式编码器通讯及解码的装置还包括时钟80，所述可编程逻辑器件30内部包括与DSP60电连接的控制信号接收器31、数据转换器32、逻辑控制器33、数据收发器34、波特率发生器35以及分频器36，其相互连接的关系如图1所示。所述时钟80给分频器36提供时钟频率，分频器36将时钟80提供的时钟频率分频后分别送给逻辑控制器33、波特率发生器35。该波特率发生器35向数据收发器34提供波特率，所述数据收发器34根据该波特率发生器35提供的波特率收发数据。所述控制信号接收器31实时采集DSP60发出的控制信号，并对该控制信号进行译码后传送给逻辑控制器33。逻辑控制器33接收到译码后的数据，立即对该数据进行逻辑控制运算，并根据分频器36送来的时钟频率定时向数据收发器34发送控制命令。数据收发器34将控制命令通过差分接口电路40发送给绝对式编码器20，通知绝对式编码器20将数据发送给差分接口电路40。数据收发器34接收到从差分接口电路40发送过来的串行数字信号后，将该串行数字信号送入数据转换器32中。数据转换器32接收到该串行数据后，根据逻辑控制器33发来的控制信号将该串行数据转换为并行数据，并将该并行数据发送给DSP60。DSP60对该并行数据进行解码，转换为机械角度和电角度，从而完成与绝对式编码器的通讯。DSP60最后对解码数据进行运算控制，根据运算控制后的结果向外部驱动放大电路70发送控制信号，该驱动放大电路70根据接收到控制信号驱动交流伺服电机。
整个装置的工作过程受DSP60控制，参考图4，DSP控制整个装置的方法包括如下步骤：
a.初始化变量以及外部接口。
b.发送命令至可编程逻辑器件，可编程逻辑器件会根据该命令将DSP所需要的数据以并行方式传送给DSP。
c.接收可编程逻辑器件发来的并行数据。
d.对可编程逻辑器件传送过来的数据进行解码，将其转换为机械角度和电角度。
f.对所述机械角度和电角度进行控制运算，得出驱动控制信号后将其输出给外部交流伺服电机，返回步骤b。
当然，本实用新型的装置也可以由DSP60向绝对式编码器20存储数据或发送控制信号，这时，可编程逻辑器件30会将DSP60传送过来的并行数据转换为串行数据通过第一差分接口电路50输送到绝对式编码器20中。本领域的普通技术人员可以根据上述实施例很容易地实现，这里就不再一一赘述了。
本实用新型的DSP与绝对式编码器通讯及解码的装置通过可编程逻辑器件内部相互连接的功能模块与绝对式编码器通讯，并将绝对式编码器输出的串行数据转换为并行数据，从而使DSP可以接收和识别，替代了原有与绝对式编码器通讯的专用芯片，也省去了原有专用芯片的外部电路，大大节省了整个装置的成本，提高了控制板上电路的集成度，缩小了整个伺服驱动电路控制板的体积。
以上所揭露的仅为本实用新型的较佳实施例而已，当然不能以此来限定本实用新型之权利范围，因此依本实用新型申请专利范围所作的等同变化仍属本实用新型所涵盖的范围。

Claims (7)

1.一种DSP与绝对式编码器通讯及解码的装置，其包括：采集外部交流伺服电机数据的绝对式编码器、与该绝对式编码器电连接并将该绝对式编码器采集的数据转换为串行数字信号的接口电路、与该接口电路电连接并将所述串行数字信号转换为并行数据的可编程逻辑器件、与该可编程逻辑器件电连接并对该并行数据进行解码的DSP。
2.如权利要求1所述的DSP与绝对式编码器通讯及解码的装置，其特征在于还包括连接于可编程逻辑器件与接口电路之间的电平转换电路。
3.如权利要求1所述的DSP与绝对式编码器通讯及解码的装置，其特征在于：所述可编程逻辑器件包括：接收从该DSP发来的控制信号并对该控制信号进行译码的控制信号接收器，对译码后的控制信号进行逻辑控制运算并发出控制信号的逻辑控制器、根据逻辑控制器发出的信号与绝对式编码器进行通讯的数据收发器、将数据收发器中的数据转换为并行数据并将该并行数据传送给DSP的数据转换器。
4.如权利要求3所述的DSP与绝对式编码器通讯及解码的装置，其特征在于：所述可编程逻辑器件还包括时钟、将时钟频率分频的分频器以及给收发数据器提供波特率的波特率发生器。
5.如权利要求4所述的DSP与绝对式编码器通讯及解码的装置，其特征在于：所述分频器向逻辑控制器输入时钟以及向波特率发生器输入时钟。
6.如权利要求1所述的DSP与绝对式编码器通讯及解码的装置，其特征在于：所述接口电路为差分接口电路，该差分接口电路包括第一差分放大器，所述绝对式编码器中包括第二差分放大器，第一差分放大器与第二差分放大器相连。
7.如权利要求1所述的DSP与绝对式编码器通讯及解码的装置，其特征在于：所述差分接口电路采用串行的数据传输方式。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315550B (zh) * 2008-06-30 2010-06-02 哈尔滨工业大学 交流伺服系统中的高精度编码器串行通讯接口装置
CN103309281A (zh) * 2013-06-20 2013-09-18 西北工业大学 多路增量式编码器信号实时在线融合器
CN103744351A (zh) * 2014-01-09 2014-04-23 广州数控设备有限公司 一种绝对式编码器的通信方法

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C14 Grant of patent or utility model
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract

Assignee: Jiaxing City FengjiaJichen Industrial Co., Ltd.

Assignor: Guangzhou Numerical Control Apparatus Co., Ltd.

Contract fulfillment period: 2008.7.1 to 2015.6.30

Contract record no.: 2008330000468

Denomination of utility model: Device for communicating and decoding between DSP and absolute type encoder

Granted publication date: 20080521

License type: Exclusive license

Record date: 20080915

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