CN115129528A - Fpga外设接口测试方法及系统 - Google Patents

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丁度树
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Abstract

本发明公开了一种FPGA外设接口测试方法及系统，FPGA中嵌入MicroBlaze软核处理器和DMA；测试方法包括：MicroBlaze软核处理器构造待发送的第一数据包，并存储于BRAM中；MicroBlaze软核处理器启动DMA，从BRAM搬运第一数据包发送出去，启动计时器开始计时；DMA接收外部设备返回的第二数据包，并将第二数据包发送至BRAM中，MicroBlaze软核处理器控制计时器结束计时；计算第一数据包的数据量以及耗时计算外设接口的传输速率；或/和，根据第一数据包和第二数据包的比对结果计算误码率和出错信息。本发明不需依赖上位机软件协助测试，脱离人工操作，方便测试人员使用。

Description

FPGA外设接口测试方法及系统
技术领域
本发明涉及板卡测试技术领域，具体涉及一种FPGA外设接口测试方法及系统。
背景技术
FPGA(Field Programmable Gate Array现场可编程门阵列)是一种高集成大规模的可编程电子器件，因其具有可重复编程，开发周期短等优点，FPGA被广泛应用于电路设计验证，消费电子，航空航天等诸多领域。因为FPGA需要使用Verilog/VHDL编写逻辑代码测试FPGA的外设接口，相比ARM或DSP等使用C语言的开发，难度和复杂度相对较大。
MicroBlaze嵌入式软核是一个被Xilinx公司优化过的可以嵌入在FPGA中的RISC处理器软核，具有运行速度快、占用资源少、可配置性强等优点，广泛应用于通信、军事、高端消费市场等领域。MicroBlaze是基于Xilinx公司FPGA的微处理器IP核，和其它外设IP核一起，可以完成可编程系统芯片(SOPC)的设计。
目前FPGA的高速接口DDR或万兆光网口SFP(高速串行IO)等接口的性能或稳定性测试，需依赖上位机软件协助测试，或借助仪器测试信号，并且需要人工判断测试结果，无法方便和准确测试接口的性能和稳定性。本文的测试方法可以对接口进行长时间、灵活的测试。填补行业上，FPGA高速接口测试和验证需要借助昂贵的仪器，或验证困难的问题。
发明内容
本发明的目的在于提供一种FPGA外设接口测试方法及系统，其不需借助昂贵仪器测试高速接口，不需依赖上位机软件协助测试，脱离人工操作，方便测试人员使用。
为实现上述目的，本发明第一方面公开了一种FPGA外设接口测试方法，所述FPGA中包括BRAM和计时器，所述FPGA中嵌入MicroBlaze软核处理器和DMA；所述测试方法包括：
所述MicroBlaze软核处理器构造待发送的第一数据包，并存储于所述BRAM中；
所述MicroBlaze软核处理器启动DMA，从BRAM搬运所述第一数据包发送出去，启动计时器开始计时；所述DMA将所述第一数据包通过外设接口发送给外部设备；
DMA接收外部设备返回的第二数据包，并将所述第二数据包发送至BRAM中，所述MicroBlaze软核处理器控制计时器结束计时；
计算第一数据包的数据量以及耗时计算所述外设接口的传输速率；或/和，根据第一数据包和第二数据包的比对结果计算误码率和出错信息。
作为一种可选的实施方式，在本发明第一方面中，所述方法，还包括：
设置循环传输次数，根据所述循环传输次数通过所述外设接口循环传输所述第一数据包和接收所述第二数据包；计算所述传输速率和误码率的平均值或方差，以确定所述外设接口的稳定性。
作为一种可选的实施方式，在本发明第一方面中，所述MicroBlaze软核处理器、DMA以及BRAM之间通过Axi-interconnect IP进行通讯。
作为一种可选的实施方式，在本发明第一方面中，所述外部设备为SFP光模块或DDR，当所述外部设备为SFP光模块时，所述SFP光模块的TX和RX短接。
作为一种可选的实施方式，在本发明第一方面中，所述外设接口为高速串行IO口、MIG接口以及LVDS接口中的任一种，当外设接口为LVDS接口时，将所述LVDS接口的TX和RX短接，不需要连接外部设备。
本发明第二方面公开了一种FPGA外设接口测试系统，所述FPGA中包括BRAM和计时器，所述测试系统还包括：嵌入所述FPGA的MicroBlaze软核处理器和DMA；
所述MicroBlaze软核处理器与所述BRAM进行通讯，所述MicroBlaze软核处理器构造待发送的第一数据包，并存储于所述BRAM中；
所述MicroBlaze软核处理器还与所述DMA进行通讯，用于启动DMA，从与DMA进行通讯的BRAM搬运所述第一数据包发送出去，所述MicroBlaze软核处理器启动计时器开始计时；所述DMA将所述第一数据包通过外设接口发送给外部设备；
所述DMA通过外设接口与外部设备进行通讯，所述DMA接收外部设备返回的第二数据包，并将所述第二数据包发送至BRAM中，所述MicroBlaze软核处理器控制计时器结束计时；
所述MicroBlaze软核处理器还根据第一数据包的数据量以及耗时计算所述外设接口的传输速率；或/和，所述MicroBlaze软核处理器还根据第一数据包和第二数据包的比对结果计算误码率和出错信息。
作为一种可选的实施方式，在本发明第二方面中，所述MicroBlaze软核处理器、DMA以及BRAM之间通过Axi-interconnect IP进行通讯。
作为一种可选的实施方式，在本发明第二方面中，所述外部设备为SFP光模块或DDR，当所述外部设备为SFP光模块时，所述SFP光模块的TX和RX短接。
作为一种可选的实施方式，在本发明第二方面中，所述外设接口为高速串行IO口、MIG接口以及LVDS接口中的任一种，当外设接口为LVDS接口时，将所述LVDS接口的TX和RX短接，不需要连接外部设备。
相比现有技术，本发明的有益效果在于：
本发明实施例通过在FPGA里面增加MicroBlaze软核处理器和DMA的功能，用于测试FPGA外设接口性能和稳定性。用DMA来实现外设接口数据的传输，同时用MicroBlaze来进行传输时间的计算以测试外设接口的性能以及校验来验证数据的正确性，其不需借助昂贵仪器测试高速接口，不需依赖上位机软件协助测试，脱离人工操作，方便测试人员使用；基于DMA搬运测试数据，可以准确测量高速接口速率；基于Microblaze，使用C语言开发接口测试代码，代码简明通用，易于移植复用。
附图说明
图1为本发明实施例FPGA外设接口测试方法的流程示意图；
图2为本发明实施例FPGA外设接口测试系统的结构框图。
具体实施方式
下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。除特殊说明的之外，本实施例中所采用到的材料及设备均可从市场购得。实施例的实例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解对本申请的限制。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。在本申请的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连通”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中介媒介间相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
本申请的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
实施例一
请参照图1所示，一种FPGA外设接口测试方法，其主要包括以下步骤：
步骤1、MicroBlaze软核处理器构造待发送的第一数据包，并存储于所述BRAM中。
请参照图2所示，FPGA中包括BRAM、计时器(Timer)、MIG IP、外设接口、Aurora IP以及、UART、Axi-interconnect IP等。在FPGA中还嵌入MicroBlaze软核处理器和DMA；其中：
MicroBlaze软核处理器，可以使用C语言开发接口测试代码，代码简明通用，易于移植复用。MicroBlaze软核处理器是一个被Xilinx公司优化过的可以嵌入在FPGA中的RISC处理器软核，具有运行速度快、占用资源少、可配置性强等优点，广泛应用于通信、军事、高端消费市场等领域。MicroBlaze软核处理器和其它外设IP核一起，可以完成可编程系统芯片(SOPC)的设计。
基于DMA(Direct Memory Access，直接存储器访问)控制器实现搬运测试数据，可以准确测量高速接口速率。
BRAM是FPGA内部的内存单元，用于存储DMA需要搬运发送和接收到的数据。
Aurora是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议，其物理层是用高速串行IO来实现高速串行收发的，该IP核已集成到xilinx开发工具，可直接使用。本方法主要用于高速串行IO的数据传输。Aurora IP通过高速串行IO与外部的设备连接，外部将TX和RX短接，进行数据回环测试。
MIG IP是DDR控制器，用于初始化DDR，访问DDR。UART IP用于打印测试数据。TimerIP用于计时。
上述的IP都有AXI接口(芯片内部多主机与多从机互连总线)，所以使用Axi-interconnect IP即可将它们互联。上述的IP都由xilinx免费提供，只需将各个IP按接口要求连接起来即可使用，不需开发人员编写逻辑代码(Verilog/VHDL)。
MicroBlaze软核处理器构造待发送的第一数据包，MicroBlaze软核处理器可以根据需要对第一数据包的数据量进行设置，例如，可以验证不同数据量的第一数据包来确定外设接口的传输速率以及误码率是否一致。
在构造第一数据包之前，还包括初始化计时器和DMA，另外还可以设置循环传输次数。
步骤2、所述MicroBlaze软核处理器启动DMA，从BRAM搬运所述第一数据包发送出去，启动计时器开始计时；所述DMA将所述第一数据包通过外设接口发送给外部设备。
所述MicroBlaze软核处理器首先配置DMA等待接收第一数据包，然后在构建完成后第一数据包后，DMA自启动或者通过MicroBlaze软核处理器启动DMA，从BRAM搬运所述第一数据包通过外设接口发送给外部设备。
在本发明较佳的实施例中，外设接口可以是高速串行IO口、MIG接口(即MIG IP与DDR之间的接口)或者LVDS接口等，当采用高速串行IO口时，DMA(即图2中的DMA1)和外部设备之间通过Aurora协议进行数据传输。
外部设备可以是SFP光模块，用于测试高速串行IO口，当然也可以采用其他的外部设备，该外部设备的RX端和TX端短接，从而使得外部设备接收到数据后，直接将该数据返回到DMA。
对应于MIG接口的外部设备为DDR，DDR的TX和RX不需要短接就可以将数据返回到DMA。对应于LVDS接口，其可以不通过外部设备，而直接将LVDS接口的RX端和TX端短接即可。
步骤3、DMA接收外部设备返回的第二数据包，并将所述第二数据包发送至BRAM中，所述MicroBlaze软核处理器控制计时器结束计时。
MicroBlaze软核处理器等待DMA接收外部设备返回的第二数据包，并保存到BRAM，完成保存后，MicroBlaze软核处理器控制计时器结束计时。
可以为计时器设定计时阈值时间，如果达到该计时阈值时间，DMA还未从外部设备接收到返回的第二数据包，则可以通过FPGA的UART接口打印出错信息。
步骤4、计算第一数据包的数据量以及耗时计算所述外设接口的传输速率；或/和，根据第一数据包和第二数据包的比对结果计算误码率和出错信息。
接收完成，对接收的数据和发送的数据镜像对比检验，计算误码率；根据传输的数据量和耗时计算出该接口的传输速率。最后通过串口打印测试结果：速率、误码率或出错信息。
在本发明较佳的实施例中，DMA1通过Aurora IP发送和接收数据即可测试高速串行IO。DMA2通过MIG发送和接收数据即可测试DDR，DMA3可以通过LVDS发送和接收数据即可测试LVDS接口。
如果需要对外设接口进行长时间稳定性测试，只需修改DMA循环传输次数即可，DMA通过外设接口的一次发送和接收数据记为循环传输一次，通过多次循环传输，可以获取对应外设接口的速率或/和误码率的平均值或方差，通过该平均值或方差来判断外设接口的传输速率和传输准确性，进而确定该外设接口的数据传输的稳定性。
实施例二
请参照图2所示，一种FPGA外设接口测试系统，所述FPGA中包括BRAM和计时器，所述测试系统还包括：嵌入所述FPGA的MicroBlaze软核处理器和DMA；
所述MicroBlaze软核处理器与所述BRAM进行通讯，所述MicroBlaze软核处理器构造待发送的第一数据包，并存储于所述BRAM中；
所述MicroBlaze软核处理器还与所述DMA进行通讯，用于启动DMA，从与DMA进行通讯的BRAM搬运所述第一数据包发送出去，所述MicroBlaze软核处理器启动计时器开始计时；所述DMA将所述第一数据包通过外设接口发送给外部设备；
所述DMA通过外设接口与外部设备进行通讯，所述DMA接收外部设备返回的第二数据包，并将所述第二数据包发送至BRAM中，所述MicroBlaze软核处理器控制计时器结束计时；
所述MicroBlaze软核处理器还根据第一数据包的数据量以及耗时计算所述外设接口的传输速率；或/和，所述MicroBlaze软核处理器还根据第一数据包和第二数据包的比对结果计算误码率和出错信息。
优选地，所述MicroBlaze软核处理器、DMA以及BRAM之间通过Axi-interconnectIP进行通讯。
优选地，所述外部设备为SFP光模块或DDR，当所述外部设备为SFP光模块时，所述SFP光模块的TX和RX短接。
优选地，所述外设接口为高速串行IO口、MIG接口以及LVDS接口中的任一种，当外设接口为LVDS接口时，将所述LVDS接口的TX和RX短接，不需要连接外部设备。
最后应说明的是：上述实施方式仅为本发明的优选实施例方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。

Claims (9)

1.一种FPGA外设接口测试方法，所述FPGA中包括BRAM和计时器，其特征在于，所述FPGA中嵌入MicroBlaze软核处理器和DMA；所述测试方法包括：
所述MicroBlaze软核处理器构造待发送的第一数据包，并存储于所述BRAM中；
所述MicroBlaze软核处理器启动DMA，从BRAM搬运所述第一数据包发送出去，启动计时器开始计时；所述DMA将所述第一数据包通过外设接口发送给外部设备；
DMA接收外部设备返回的第二数据包，并将所述第二数据包发送至BRAM中，所述MicroBlaze软核处理器控制计时器结束计时；
计算第一数据包的数据量以及耗时计算所述外设接口的传输速率；或/和，根据第一数据包和第二数据包的比对结果计算误码率和出错信息。
2.根据权利要求1所述的FPGA外设接口测试方法，其特征在于，所述方法，还包括：
设置循环传输次数，根据所述循环传输次数通过所述外设接口循环传输所述第一数据包和接收所述第二数据包；计算所述传输速率和误码率的平均值或方差，以确定所述外设接口的稳定性。
3.根据权利要求1所述的FPGA外设接口测试方法，其特征在于，所述MicroBlaze软核处理器、DMA以及BRAM之间通过Axi-interconnect IP进行通讯。
4.根据权利要求1所述的FPGA外设接口测试方法，其特征在于，所述外部设备为SFP光模块或DDR，当所述外部设备为SFP光模块时，所述SFP光模块的TX和RX短接。
5.根据权利要求1-4任一项所述的FPGA外设接口测试方法，其特征在于，所述外设接口为高速串行IO口、MIG接口以及LVDS接口中的任一种，当外设接口为LVDS接口时，将所述LVDS接口的TX和RX短接，不需要连接外部设备。
6.一种FPGA外设接口测试系统，所述FPGA中包括BRAM和计时器，其特征在于，所述测试系统还包括：嵌入所述FPGA的MicroBlaze软核处理器和DMA；
所述MicroBlaze软核处理器与所述BRAM进行通讯，所述MicroBlaze软核处理器构造待发送的第一数据包，并存储于所述BRAM中；
所述MicroBlaze软核处理器还与所述DMA进行通讯，用于启动DMA，从与DMA进行通讯的BRAM搬运所述第一数据包发送出去，所述MicroBlaze软核处理器启动计时器开始计时；所述DMA将所述第一数据包通过外设接口发送给外部设备；
所述DMA通过外设接口与外部设备进行通讯，所述DMA接收外部设备返回的第二数据包，并将所述第二数据包发送至BRAM中，所述MicroBlaze软核处理器控制计时器结束计时；
所述MicroBlaze软核处理器还根据第一数据包的数据量以及耗时计算所述外设接口的传输速率；或/和，所述MicroBlaze软核处理器还根据第一数据包和第二数据包的比对结果计算误码率和出错信息。
7.根据权利要求6所述的FPGA外设接口测试系统，其特征在于，所述MicroBlaze软核处理器、DMA以及BRAM之间通过Axi-interconnect IP进行通讯。
8.根据权利要求6所述的FPGA外设接口测试系统，其特征在于，所述外部设备为SFP光模块或DDR，当所述外部设备为SFP光模块时，所述SFP光模块的TX和RX短接。
9.根据权利要求6-8任一项所述的FPGA外设接口测试系统，其特征在于，所述外设接口为高速串行IO口、MIG接口以及LVDS接口中的任一种，当外设接口为LVDS接口时，将所述LVDS接口的TX和RX短接，不需要连接外部设备。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107239374A (zh) * 2017-06-06 2017-10-10 烽火通信科技股份有限公司 基于fpga实现ddr接口自动化读写测试的装置及方法
WO2020083066A1 (zh) * 2018-10-22 2020-04-30 江苏艾科半导体有限公司 一种基于fpga芯片的机械手模拟测试系统及测试方法
CN113270137A (zh) * 2021-04-29 2021-08-17 北京航天飞腾装备技术有限责任公司 一种基于fpga嵌入式软核的ddr2测试方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107239374A (zh) * 2017-06-06 2017-10-10 烽火通信科技股份有限公司 基于fpga实现ddr接口自动化读写测试的装置及方法
WO2020083066A1 (zh) * 2018-10-22 2020-04-30 江苏艾科半导体有限公司 一种基于fpga芯片的机械手模拟测试系统及测试方法
CN113270137A (zh) * 2021-04-29 2021-08-17 北京航天飞腾装备技术有限责任公司 一种基于fpga嵌入式软核的ddr2测试方法

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