CN115116324A - 显示装置和包括显示装置的拼接显示装置 - Google Patents

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申东熹
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Abstract

公开了显示装置和包括显示装置的拼接显示装置。显示装置包括显示区域、非显示区域和显示驱动器，显示区域包括像素，非显示区域与显示区域相邻，显示驱动器电连接到非显示区域。显示区域包括数据线、栅极输入线、栅极驱动器和栅极线，数据线将从显示驱动器接收的数据电压供给到像素，数据线在第一方向上延伸，栅极输入线电连接到显示驱动器并且在第一方向上延伸，栅极驱动器电连接到栅极输入线，栅极线电连接到栅极驱动器并且在与第一方向相交的第二方向上延伸。

Description

显示装置和包括显示装置的拼接显示装置
技术领域
本公开涉及显示装置和包括显示装置的拼接显示装置。
背景技术
随着面向信息的社会不断发展，对用于以各种方式显示图像的显示装置提出了越来越多的需求。例如，在诸如智能电话、数码相机、笔记本计算机、导航装置和智能电视的各种电子装置中采用显示装置。显示装置可为平板显示装置，诸如液晶显示装置、场发射显示装置和有机发光显示装置。在平板显示装置之中，在发光显示装置中，由于显示面板的像素中的每一个可包括能够自身发光的发光元件，因此在没有将光提供到显示面板的背光单元的情况下能够显示图像。
在以大尺寸制造显示装置的情况下，发光元件的缺陷率可能由于像素数量的增加而增加，从而使显示装置的生产率或可靠性劣化。为了解决这个问题，在拼接显示装置中，可通过连接具有相对小的尺寸的多个显示装置来实现大尺寸的屏幕。由于彼此相邻的多个显示装置中的每一个的非显示区域或边框区域，拼接显示装置会在显示装置之间包括被称为接缝的边界部分。在单个图像显示在整个屏幕上的情况下，显示装置之间的边界部分在整个屏幕上面带来了断开感，从而降低了图像中的沉浸感。
应理解，技术部分的该背景部分旨在为理解该技术提供有用的背景。然而，技术部分的该背景还可包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的想法、概念或认识。
发明内容
本公开的各方面还提供了一种拼接显示装置，其能够通过防止识别显示装置之间的边界部分或非显示区域来去除显示装置之间的断开感并且改善图像中的沉浸感。
然而，本公开的各方面不限于本文中所阐述的方面。通过参照下面给出的本公开的详细描述，本公开的以上和其它方面对本公开所属领域的普通技术人员将变得更加显而易见。
根据实施方式，显示装置可包括：包括像素的显示区域、与显示区域相邻的非显示区域以及电连接到非显示区域的显示驱动器。显示区域包括数据线、栅极输入线、栅极驱动器和栅极线，数据线将从显示驱动器接收的数据电压供给到像素，数据线在第一方向上延伸，栅极输入线电连接到显示驱动器并且在第一方向上延伸，栅极驱动器电连接到栅极输入线，栅极线电连接到栅极驱动器并且在与第一方向相交的第二方向上延伸。
显示区域可包括多个像素区域，像素区域包括像素。多个像素区域中的至少一个可包括：包括像素的像素电路的像素电路区域以及包括栅极驱动器的像素外围区域，像素外围区域围绕像素电路区域。
多个像素区域可布置成多个行和多个列。栅极驱动器可布置成横跨一行中的多个像素区域的像素外围区域。
栅极驱动器可包括第一栅极晶体管、第二栅极晶体管和第一栅极电容器，第一栅极晶体管基于第一节点的电压将扫描时钟信号供给到栅极信号的输出端子，第二栅极晶体管基于作为扫描时钟信号的反向信号的扫描时钟反相信号(scan clock bar signal)使栅极信号的输出端子放电，第一栅极电容器电连接在第一栅极晶体管的栅电极与源电极之间。
第一栅极晶体管、第二栅极晶体管和第一栅极电容器中的每一个可布置在像素外围区域的上侧、下侧、左侧和右侧中的至少一个上。
栅极驱动器可包括布置在第一列中的多个第一栅极驱动器、布置在第二列中的多个第二栅极驱动器、布置在第三列中的多个第三栅极驱动器以及布置在第四列中的多个第四栅极驱动器。
多个第一栅极驱动器可接收相同的栅极输入信号，并且可将栅极信号供给到不同的栅极线。
栅极输入线可包括：将扫描时钟信号输入到栅极驱动器的扫描时钟信号输入线、将扫描时钟信号的反向信号输入到栅极驱动器的扫描时钟反相信号输入线以及将进位时钟信号输入到栅极驱动器的进位时钟信号输入线。
扫描时钟信号输入线、扫描时钟反相信号输入线和进位时钟信号输入线中的每一个可布置在数据线之间。
显示装置可包括驱动电压线和低电位线，驱动电压线将驱动电压供给到像素，驱动电压线在第一方向上延伸，低电位线将低电位电压供给到像素，低电位线在第一方向上延伸。
非显示区域可包括电连接到显示驱动器的焊盘部和布置在焊盘部与显示区域之间的多个扇出线。扇出线可包括弯曲部分。
多个扇出线中的每一个可具有相同的长度。
驱动电压线和低电位线中的每一个可包括在厚度方向上与多个扇出线重叠的板电极。
扫描时钟信号输入线、扫描时钟反相信号输入线和进位时钟信号输入线中的每一个可布置在驱动电压线与低电位线之间。
驱动电压线、栅极输入线和低电位线可布置在数据线之间。
根据实施方式，拼接显示装置可包括多个显示装置，多个显示装置各自包括：包括像素的显示区域、与显示区域相邻的非显示区域以及电连接到非显示区域的显示驱动器。多个显示装置中的每一个的显示区域可包括数据线、栅极输入线、栅极驱动器和栅极线，数据线将从显示驱动器接收的数据电压供给到像素，数据线在第一方向上延伸，栅极输入线电连接到显示驱动器并且在第一方向上延伸，栅极驱动器电连接到栅极输入线，栅极线电连接到栅极驱动器并且在与第一方向相交的第二方向上延伸。
拼接显示装置还可包括布置在显示装置之间的联接区域。显示驱动器可布置在非显示区域的与联接区域相邻的一侧上，或者布置在相对于显示区域在联接区域的相对侧上所布置的非显示区域中。
显示区域可包括多个像素区域，像素区域包括像素。多个像素区域中的至少一个可包括：包括像素电路的像素电路区域和包括栅极驱动器的像素外围区域，像素外围区域围绕像素电路区域。
多个像素区域可布置成多个行和多个列。栅极驱动器可布置成横跨一行中的多个像素区域的像素外围区域。
栅极驱动器可包括第一栅极晶体管、第二栅极晶体管和第一栅极电容器，第一栅极晶体管基于第一节点的电压将扫描时钟信号供给到栅极信号的输出端子，第二栅极晶体管基于作为扫描时钟信号的反向信号的扫描时钟反相信号使栅极信号的输出端子放电，第一栅极电容器电连接在第一栅极晶体管的栅电极与源电极之间。第一栅极晶体管、第二栅极晶体管和第一栅极电容器中的每一个可布置在像素外围区域的上侧、下侧、左侧和右侧中的至少一个上。
在显示装置和包括显示装置的拼接显示装置中，可通过包括布置在显示区域中的栅极驱动器和栅极输入线来最小化非显示区域的尺寸。拼接显示装置可包括非显示区域的尺寸被最小化的多个显示装置，使得显示装置之间的联接区域可足够小以至于不被用户识别。因此，在拼接显示装置中，可防止显示装置之间的联接区域被用户识别，从而降低显示装置之间的断开感并且改善图像中的沉浸感。
然而，本公开的效果不限于上述效果，并且各种其它效果包括在说明书中。
附图说明
通过参照附图详细描述本公开的实施方式，本公开的以上和其它的方面和特征将变得更加明确，在附图中：
图1是示出根据实施方式的拼接显示装置的示意性平面图；
图2是示出根据实施方式的显示装置的示意性平面图；
图3是示出根据实施方式的显示装置的框图；
图4是图2的区域A1的放大图；
图5是示出根据实施方式的显示装置的焊盘单元的示意性平面图；
图6是示出根据实施方式的显示装置中的栅极驱动器和栅极输入线的示意图；
图7是示出根据实施方式的显示装置的栅极驱动器的等效电路的示意图；
图8是示出根据实施方式的显示装置的像素的等效电路的示意图；
图9是示出根据实施方式的显示装置的单位像素区域的示意性平面图；以及
图10是示出根据实施方式的显示装置的焊盘单元的示意性平面图。
具体实施方式
在下面的描述中，出于解释的目的，阐述了许多细节以便提供对本公开的各种实施方式或实现方式的透彻理解。如本文中所使用的，“实施方式”和“实现方式”是可互换的词，其是采用本文所公开的一个或多个实现方式或实施方式的装置或方法的非限制性示例。然而，显而易见的是，可以在没有这些细节或具有一个或多个等同布置的情况下实践各种实施方式。在其它实例中，可以框图形式示出结构和装置，以便避免不必要地使各种实施方式隐晦。此外，各种实施方式可以是不同的，但是不必是排他的。例如，在不脱离本公开的范围的情况下，实施方式的形状、配置和特性可在另一实施方式中使用或实现。
除非另有说明，否则所示出的实施方式将被理解为提供可以在实践中实现本公开的一些方式或许多方式的变化细节的特征。因此，除非另有说明，否则在不脱离本公开的情况下，可以将各种实施方式的特征、部件、模块、层、膜、面板、区和/或方面等(在下文中单独或统称为“元件”)以其它方式进行组合、分离、互换和/或重新排列。
交叉影线和/或阴影在附图中的使用通常被提供用来阐明相邻元件之间的边界。这样，除说明外，无论是否存在交叉影线或阴影都不传达或表明对材料、材料性质、尺寸、比例、所示出元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求。此外，在附图中，为了清楚和/或描述性目的，可夸大元件的尺寸和相对尺寸。当实施方式可被不同地实现时，可以与所描述的顺序不同地执行特定处理顺序。例如，两个连续描述的处理可实质上同时执行或以与所描述的顺序相反的顺序执行。另外，相同的附图标记表示相同的元件。
当元件或层被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，其可直接在另一元件或层上、直接连接到或直接联接到另一元件或层，或者可存在有居间元件或层。然而，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，则不存在居间元件或层。为此，术语“连接”可是指具有或不具有居间元件的物理、电和/或流体连接。另外，X轴、Y轴和Z轴不限于直角坐标系的三个轴(诸如x轴、y轴和z轴)，并且可在更广的意义上进行解释。例如，X轴、Y轴和Z轴可实质上彼此垂直，或者可表示彼此可不垂直的不同方向。为了本公开的目的，“X、Y和Z中的至少一个”和“选自由X、Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y和Z中的两个或更多个的任意组合，诸如，以XYZ、XYY、YZ和ZZ为例。如本文所使用的，术语“和/或”包括相关联的列出项中的一个或多个的任何和所有组合。
在说明书和权利要求书中，出于其含义和解释的目的，术语“和/或”旨在包括术语“和”与术语“或”的任意组合。例如，“A和/或B”可理解为意味着“A、B、或者A和B”。术语“和”和术语“或”可以在结合或分离的意义上使用，并且可被理解为等同于“和/或”。
尽管术语“第一”、“第二”等可在本文中用于描述各种类型的元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。
空间相对术语，诸如“在……之下”、“在……下方”、“在……下”、“下部的”、“在……上方”、“上部的”、“在……上面”、“较高的”、“侧的”(例如，如在“侧壁”中)等，可在本文中用于描述性目的并且从而描述如附图中所示的一个元件与另一(多个)元件的关系。空间相对术语旨在涵盖设备在使用中、操作中和/或制造中的除附图中描绘的方位以外的不同方位。例如，如果附图中的设备被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件然后将被定向为在其它元件或特征“上方”。因此，术语“在……下方”能够涵盖上方和下方两个方位。此外，设备可以以其它方式定向(例如，旋转90度或约90度，或者位于其它方位)，并且因此，相应地解释本文中所使用的空间相对描述词。
术语“重叠”或“重叠的”意味着第一对象可在第二对象上方或下方或者第二对象的侧面，并且反之亦然。另外，术语“重叠”可包括层叠、堆叠、面对或面向、在……上面延伸、覆盖或部分覆盖，或者本领域普通技术人员将领会和理解的任何其它合适的术语。
当元件被描述为与另一元件“不重叠”或“将不重叠”时，这可包括这些元件彼此间隔开、彼此偏移或彼此分开，或者本领域普通技术人员将领会和理解的任何其它合适的术语。
术语“面对”和“面向”意味着第一元件可直接或间接地与第二元件相对。在第三元件介于第一元件和第二元件之间的情况下，尽管仍然彼此面对，但是第一元件和第二元件可被理解为彼此间接相对。
本文中所使用的措辞是出于描述实施方式的目的，而不旨在限制。除非上下文另有明确说明，否则如本文中所使用的单数形式“一(a)”、“一(an)”和“该(the)”也旨在包括复数形式。此外，术语“包括(comprises)”、“包括有(comprising)”、“包括(includes)”和/或“包括有(including)”、“具有(has)”和/或“具有(having)”和/或它们的变型当在本说明书中使用时，指明所陈述的特征、整数、步骤、操作、元件、部件和/或其组的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。还注意，如本文中所使用的，术语“实质上(substantially)”、“约(about)”以及其它相似术语用作近似的术语而不是程度的术语，并且由此，被用于解释本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
例如，考虑到所讨论的测量和与具体量的测量相关的误差(即，测量系统的制约)，如本文所使用的“约”或者“近似”包括所述及的值，并且意味着在由本领域普通技术人员确定的针对具体值的可接受的偏差范围内。例如，“约”可意味着在一个或者多个标准偏差内或者所述及的值的±30％、±20％、±10％、±5％内。
本文参考作为实施方式和/或中间结构的示意性图示的剖面图示和/或分解图示来描述各种实施方式。这样，由例如制造技术和/或公差导致的图示的形状的变化将被预期。因此，本文公开的实施方式不应必须被解释为限于区的示出形状，而是包括由例如制造导致的形状上的偏差。以这种方式，附图中示出的区本质上可以是示意性的，并且这些区的形状可能不反映装置的区的实际形状，并且由此，不一定旨在进行限制。
在功能块、单元和/或模块方面描述并且在附图中示出一些或许多实施方式。本领域技术人员将理解，这些块、单元和/或模块由诸如逻辑电路、分立部件、微处理器、硬连线电路、存储器元件、布线连接等电子(或光学)电路物理实现，这些电路可以使用基于半导体的制备技术或其它制造技术形成。在块、单元和/或模块由微处理器或其它类似硬件实现的情况下，可以使用软件(例如，微代码)对它们进行编程和控制以执行本文讨论的各种功能，并且可选择地，它们可由固件和/或软件驱动。另外预期的是，每个块、单元和/或模块可以由专用硬件实现，或者可以作为执行一些或许多功能的专用硬件和执行其它功能的处理器(例如，一个或多个经编程的微处理器和相关电路)的组合来实现。另外，一些或许多实施方式的每个块、单元和/或模块可以物理地分离为两个或更多个交互且分立的块、单元和/或模块，而不脱离本公开的范围。此外，一些或许多实施方式的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块，而不脱离本公开的范围。
除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。术语，诸如常用词典中限定的那些术语，应被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且除非在本文中明确地如此限定，否则不应在理想化或过于刻板的意义上进行解释。
图1是示出根据实施方式的拼接显示装置的示意性平面图。
参照图1，拼接显示装置TD可包括多个显示装置10。多个显示装置10可以栅格形式排列或布置，但不限于此。多个显示装置10可在第一方向(X轴方向)或第二方向(Y轴方向)上连接，并且拼接显示装置TD可具有给定形状。例如，多个显示装置10可具有相同的尺寸，但不限于此。作为另一示例，多个显示装置10可具有不同的尺寸。
多个显示装置10中的每一个可具有包括长边和短边的矩形形状或实质上矩形形状。多个显示装置10可排列或布置成使得其长边或短边彼此连接。多个显示装置10中的一些可布置在拼接显示装置TD的边缘处，以形成拼接显示装置TD的一侧。多个显示装置10中的一些其它显示装置10可布置在拼接显示装置TD的拐角处以形成拼接显示装置TD的两个相邻侧。多个显示装置10中的又一些其它显示装置10可布置在拼接显示装置TD的内侧上，并且可被其它显示装置10围绕。
显示装置10可包括显示区域DA和非显示区域NDA。显示区域DA可包括像素以显示图像。非显示区域NDA可布置在显示区域DA周围以围绕显示区域DA或与显示区域DA相邻，并且可不显示图像。
拼接显示装置TD作为整体可具有平面形状或实质上平面形状，但不限于此。拼接显示装置TD可具有三维形状以向用户提供三维效果。例如，在拼接显示装置TD具有三维形状的情况下，多个显示装置10中的至少一些可具有弯折形状或实质上弯折形状。作为另一示例，多个显示装置10可各自具有平面形状或实质上平面形状，并且可以一角度彼此连接，使得拼接显示装置TD可具有三维形状。
拼接显示装置TD可包括布置在显示区域DA之间的联接或连接区域SM。拼接显示装置TD可通过连接相邻的显示装置10的非显示区域NDA来形成。多个显示装置10可通过布置在联接区域SM中的接合构件或粘合构件彼此连接。多个显示装置10中的每一个的联接区域SM可不包括焊盘单元和附接到焊盘单元的柔性膜。因此，显示装置10的显示区域DA之间的距离可足够小使得显示装置10之间的联接区域SM不被用户识别。显示装置10的显示区域DA的外部光的反射率可与显示装置10之间的联接区域SM的外部光的反射率实质上相同。因此，在拼接显示装置TD中，可防止显示装置10之间的联接区域SM被用户识别，从而降低显示装置10之间的断开感并且改善图像中的沉浸感。
显示装置10可包括在显示区域DA中沿行和列(或成行和列)排列或布置的像素或单位像素UP。单位像素UP可包括第一像素SP1、第二像素SP2和第三像素SP3，并且第一像素SP1、第二像素SP2和第三像素SP3中的每一个可发射具有峰值波长的光。第一像素SP1可发射第一颜色的光，第二像素SP2可发射第二颜色的光，并且第三像素SP3可发射第三颜色的光。例如，第一颜色光可为具有在约610nm至约650nm的范围内的峰值波长的红色光，第二颜色光可为具有在约510nm至约550nm的范围内的峰值波长的绿色光，并且第三颜色光可为具有在约440nm至约480nm的范围内的峰值波长的蓝色光，但本公开不限于此。第一像素SP1、第二像素SP2和第三像素SP3可在显示区域DA中沿第一方向(X轴方向)或在第一方向(X轴方向)上顺序且重复地排列或布置，但不限于此。
拼接显示装置TD可包括第一显示装置10-1、第二显示装置10-2、第三显示装置10-3和第四显示装置10-4。显示装置10的数量和连接关系不限于图1的实施方式。显示装置10的数量可根据显示装置10和拼接显示装置TD中的每一个的尺寸来确定。第一显示装置10-1、第二显示装置10-2、第三显示装置10-3和第四显示装置10-4中的每一个可包括柔性膜FPCB和显示驱动器DIC。
柔性膜FPCB可布置在拼接显示装置TD的一侧上所设置的非显示区域NDA中。柔性膜FPCB可布置在非显示区域NDA的与联接区域SM相邻的一侧上。柔性膜FPCB可布置在相对于显示区域DA在联接区域SM的相对侧上所布置的非显示区域NDA中。例如，柔性膜FPCB可布置在位于第一显示装置10-1的上侧上的非显示区域NDA和位于第二显示装置10-2的上侧上的非显示区域NDA中。柔性膜FPCB可布置在位于第三显示装置10-3的下侧上的非显示区域NDA和位于第四显示装置10-4的下侧上的非显示区域NDA中。柔性膜FPCB的一侧可连接到衬底上的焊盘单元，并且柔性膜FPCB的其它侧或另一侧可连接到源电路板(未示出)。柔性膜FPCB可将显示驱动器DIC的源电压或数据电压发送到显示装置10。
显示驱动器DIC可布置在柔性膜FPCB上，并且可连接到显示装置10的第一像素SP1、第二像素SP2和第三像素SP3。例如，显示驱动器DIC可为集成电路(IC)。显示驱动器DIC可基于时序控制器(未示出)的源控制信号将数字视频数据转换为模拟数据电压，并且通过柔性膜FPCB将数据电压供给到显示区域DA的数据线。
可选地，柔性膜FPCB可附加地布置在第一显示装置10-1和第三显示装置10-3的左侧上的非显示区域NDA中，并且可附加地布置在第二显示装置10-2和第四显示装置10-4的右侧上的非显示区域NDA中，但不限于此。
图2是示出根据实施方式的显示装置的示意性平面图。图3是示出根据实施方式的显示装置的框图。图4是图2的区域A1的放大图。
参照图2至图4，显示装置10可包括显示区域DA和非显示区域NDA。
显示区域DA可包括像素SP、数据线DL、驱动电压线VDDL、栅极线GL、栅极驱动器GDP和栅极输入线GIL。这里，像素SP中的每一个可为第一像素SP1、第二像素SP2和第三像素SP3中的一个。
像素SP中的每一个可连接到数据线DL、驱动电压线VDDL和栅极线GL。像素SP中的每一个可包括像素电路和发光元件。像素电路可将与数据线DL的数据电压成比例的驱动电流供给到发光元件，并且发光元件可发射具有基于驱动电流的大小而确定的亮度的光。
数据线DL可在第二方向(Y轴方向)上延伸，并且可在第一方向(X轴方向)上彼此间隔开。数据线DL可连接在数据驱动器SIC与像素SP之间。数据线DL可将数据电压供给到像素SP。数据电压可确定像素SP中的每一个的亮度。
驱动电压线VDDL可在第二方向(Y轴方向)上延伸，并且可在第一方向(X轴方向)上彼此间隔开。驱动电压线VDDL可连接在电源单元PSU与像素SP之间。驱动电压线VDDL可将驱动电压供给到像素SP。驱动电压可为用于驱动像素SP的发光元件的高电位电压。
栅极线GL可在第一方向(X轴方向)上延伸，并且可在与第一方向(X轴方向)相交的第二方向(Y轴方向)上彼此间隔开。栅极线GL中的每一个可连接到布置在显示区域DA中的至少一个栅极驱动器GDP。栅极线GL可包括第一栅极线GL1、第二栅极线GL2、第三栅极线GL3和第四栅极线GL4。第一栅极线GL1、第二栅极线GL2、第三栅极线GL3和第四栅极线GL4可分别连接到第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4。例如，一个第一栅极线GL1可连接到两个第一栅极驱动器GDP1，但不限于此。第一栅极线GL1、第二栅极线GL2、第三栅极线GL3和第四栅极线GL4可顺序地将由4相驱动方法生成的栅极信号供给到像素SP。
栅极驱动器GDP可布置在显示区域DA中，以将栅极信号供给到栅极线GL。栅极驱动器GDP可布置在每一个排列或布置有像素SP的行中。至少一个栅极驱动器GDP可布置在相同的行中。例如，在显示装置10可包括两个显示驱动器DIC的情况下，两个栅极驱动器GDP可布置在相同的行中。栅极驱动器GDP中的每一个可布置成横跨一行中的多个像素区域或多个单位像素区域UPA。栅极驱动器GDP可布置在单位像素区域UPA的未布置有像素SP的像素电路的区中。例如，在像素SP的像素电路布置在单位像素区域UPA的中心所布置的像素电路区域中的情况下，栅极驱动器GDP可布置在单位像素区域UPA的围绕像素电路区域的像素外围区域中。栅极驱动器GDP中的每一个可包括栅极晶体管和栅极电容器，并且因此可布置成横跨几个或几十个单位像素区域UPA。因此，栅极驱动器GDP可根据其尺寸布置成横跨几个或几十个单位像素区域UPA。
栅极驱动器GDP可包括第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4。第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4可通过4相驱动方法驱动，但不限于此。第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4可布置在不同列中。第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4可沿行或在行中顺序地排列或布置。多个第一栅极驱动器GDP1可布置在相同的列中以接收相同的栅极输入信号。多个第二栅极驱动器GDP2可布置在相同的列中以接收相同的栅极输入信号。因此，多个第一栅极驱动器GDP1和多个第二栅极驱动器GDP2可各自接收相同的栅极输入信号，从而最小化栅极输入线GIL的数量。
例如，第一栅极驱动器GDP1可在第一行ROW1中布置在包括第k列COL(k)(k是正整数)的列中。第二栅极驱动器GDP2可在第二行ROW2中布置在包括第(k+a)列COL(k+a)(a为正整数)的列中。第三栅极驱动器GDP3可在第三行ROW3中布置在包括第(k+2a)列COL(k+2a)的列中。第四栅极驱动器GDP4可在第四行ROW4中布置在包括第(k+3a)列COL(k+3a)的列中。从第五行起可顺序地排列或布置第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4。第一栅极驱动器GDP1可将栅极信号供给到第一栅极线GL1，第二栅极驱动器GDP2可将栅极信号供给到第二栅极线GL2，第三栅极驱动器GDP3可将栅极信号供给到第三栅极线GL3，并且第四栅极驱动器GDP4可将栅极信号供给到第四栅极线GL4。
第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4可通过栅极输入线GIL从数据驱动器SIC接收栅极输入信号。第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4中的每一个可连接到栅极输入线GIL。第一栅极驱动器GDP1、第二栅极驱动器GDP2、第三栅极驱动器GDP3和第四栅极驱动器GDP4可基于栅极输入信号来生成供给到第一栅极线GL1、第二栅极线GL2、第三栅极线GL3和第四栅极线GL4的栅极信号。
栅极输入线GIL可在第二方向(Y轴方向)上延伸，并且可在第一方向(X轴方向)上彼此间隔开。栅极输入线GIL可连接在数据驱动器SIC与栅极驱动器GDP之间。栅极输入线GIL中的每一个可将栅极输入信号供给到栅极驱动器GDP。栅极输入线GIL可包括第一栅极输入线GIL1、第二栅极输入线GIL2、第三栅极输入线GIL3和第四栅极输入线GIL4。例如，第一栅极输入线GIL1可连接到布置在第k列COL(k)中的第一栅极驱动器GDP1。第二栅极输入线GIL2可连接到布置在第(k+a)列COL(k+a)中的第二栅极驱动器GDP2。第三栅极输入线GIL3可连接到布置在第(k+2a)列COL(k+2a)中的第三栅极驱动器GDP3。第四栅极输入线GIL4可连接到布置在第(k+3a)列COL(k+3a)中的第四栅极驱动器GDP4。因此，栅极输入线GIL可布置在显示区域DA的一些列中，并且一个栅极输入线GIL可连接到布置在相同的列中的栅极驱动器GDP，使得显示装置10可使用数量比栅极线GL更少的栅极输入线GIL来生成栅极信号。栅极输入线GIL可布置在数据线DL之间，但不限于此。
因此，显示装置10可通过包括布置在显示区域DA中的栅极输入线GIL和栅极驱动器GDP来最小化非显示区域NDA的尺寸。与栅极驱动器布置在非显示区域NDA中的情况和栅极驱动器布置在单独的柔性膜上的情况相比，显示装置10可进一步最小化非显示区域NDA的尺寸。拼接显示装置TD可包括非显示区域NDA的尺寸被最小化的显示装置10，使得显示装置10之间的联接区域SM可足够小以至于不被用户识别。在拼接显示装置TD中，可防止显示装置10之间的联接区域SM被用户识别，从而降低显示装置10之间的断开感并且改善图像中的沉浸感。
非显示区域NDA可围绕显示区域DA或与显示区域DA相邻。非显示区域NDA可包括扇出线和焊盘单元。扇出线可将数据驱动器SIC连接到数据线DL和栅极输入线GIL。焊盘单元可连接到柔性膜FPCB。
柔性膜FPCB可布置在非显示区域NDA中。柔性膜FPCB的一侧可连接到衬底上的焊盘单元，并且柔性膜FPCB的其它侧或另一侧可连接到源电路板(未示出)。柔性膜FPCB可将数据驱动器SIC的源电压或数据电压供给到数据线DL。
显示驱动器DIC可包括时序控制器TCN和数据驱动器SIC。
时序控制器TCN可从柔性膜FPCB接收数字视频数据DATA和时序信号。时序控制器TCN可基于时序信号生成数据控制信号DCS，以控制数据驱动器SIC的操作时序。时序控制器TCN可将数字视频数据DATA和数据控制信号DCS输出到数据驱动器SIC。
数据驱动器SIC可将数字视频数据DATA转换为模拟数据电压，并且通过扇出线将它们供给到数据线DL。数据驱动器SIC可基于数据控制信号DCS生成栅极输入信号，并且可将栅极输入信号供给到栅极输入线GIL。
电源单元PSU可布置在柔性膜FPCB或源电路板上以将电源电压供给到显示区域DA。电源单元PSU可生成驱动电压并且将其供给到驱动电压线VDDL，生成低电位电压并且将其供给到低电位线，以及生成基准电压并且将其供给到基准电压线。例如，驱动电压可为用于驱动发光元件的高电位电压。
图5是示出根据实施方式的显示装置的焊盘单元的示意性平面图。图6是示出根据实施方式的显示装置中的栅极驱动器和栅极输入线的示意图。
参照图5和图6，柔性膜FPCB可连接到衬底上的焊盘单元或焊盘部DP。扇出线FOL可连接在焊盘单元DP与显示区域DA之间。例如，扇出线FOL中的每一个可连接在数据线DL与焊盘单元DP之间，可连接在栅极输入线GIL与焊盘单元DP之间，并且可连接在驱动电压线VDDL与焊盘单元DP之间。
数据线DL可包括第一数据线DL1、第二数据线DL2和第三数据线DL3。第一数据线DL1可将数据电压供给到第一像素SP1，第二数据线DL2可将数据电压供给到第二像素SP2，并且第三数据线DL3可将数据电压供给到第三像素SP3。与一个单位像素UP对应的第一数据线DL1、第二数据线DL2和第三数据线DL3可布置成彼此相邻，但不限于此。
栅极输入线GIL可在第二方向(Y轴方向)上延伸，并且可在第一方向(X轴方向)上彼此间隔开。栅极输入线GIL可连接在数据驱动器SIC与栅极驱动器GDP之间。栅极输入线GIL可将栅极输入信号供给到栅极驱动器GDP。栅极输入线GIL可将扫描时钟信号SCK、扫描时钟反相信号SCB、进位时钟信号CCK、第一输入信号S1、第二输入信号S2、第五输入信号S5、第六输入信号S6、第一低电位电压VSS1和第二低电位电压VSS2供给到栅极驱动器GDP。例如，第一栅极输入线GIL1可将第一扫描时钟信号SCK1、第一扫描时钟反相信号SCB1、第一进位时钟信号CCK1、第一输入信号S1、第二输入信号S2、第五输入信号S5、第六输入信号S6、第一低电位电压VSS1和第二低电位电压VSS2供给到第一栅极驱动器GDP1。第四栅极输入线GIL4可将第四扫描时钟信号SCK4、第四扫描时钟反相信号SCB4、第四进位时钟信号CCK4、第一输入信号S1、第二输入信号S2、第五输入信号S5、第六输入信号S6、第一低电位电压VSS1和第二低电位电压VSS2供给到第四栅极驱动器GDP4。第二栅极输入线GIL2和第三栅极输入线GIL3可以与第一栅极输入线GIL1和第四栅极输入线GIL4相同的方式分别将栅极输入信号供给到第二栅极驱动器GDP2和第三栅极驱动器GDP3。
栅极输入线GIL可布置在数据线DL之间。栅极输入线GIL可与数据线DL交替地布置。例如，扫描时钟信号SCK的输入线可布置在数据线DL之间。扫描时钟反相信号SCB的输入线可布置在数据线DL之间，并且可隔着数据线DL与扫描时钟信号SCK的输入线间隔开。第一输入信号S1的输入线可布置在数据线DL之间，并且可隔着数据线DL与扫描时钟反相信号SCB的输入线间隔开。
扇出线FOL可包括弯曲部分并且具有相同的长度，并且因此可具有相同的线电阻。例如，焊盘单元DP的外边缘和与其对应的数据线DL之间的直线距离可大于焊盘单元DP的中心和与其对应的数据线DL之间的直线距离。因此，将焊盘单元DP的外边缘连接到与其对应的数据线DL的扇出线FOL的弯曲部分的尺寸或数量可小于将焊盘单元DP的中心连接到与其对应的数据线DL的扇出线FOL的弯曲部分的尺寸或数量。
驱动电压线VDDL和低电位线VSSL可连接到焊盘单元DP的一侧。驱动电压线VDDL和低电位线VSSL中的每一个可包括在厚度方向上与扇出线FOL重叠的板电极，从而消除栅极输入线GIL与数据线DL之间的信号干扰，并且减小栅极输入线GIL与数据线DL之间的耦合电容。驱动电压线VDDL、低电位线VSSL和扇出线FOL可布置在不同层。
图7是示出根据实施方式的显示装置的栅极驱动器的等效电路的示意图。
参照图7，栅极驱动器GDP可接收栅极输入信号并输出栅极信号SC(n)。例如，栅极驱动器GDP可接收扫描时钟信号SCK、扫描时钟反相信号SCB、进位时钟信号CCK、第一输入信号S1、第二输入信号S2、第五输入信号S5、第六输入信号S6、第一低电位电压VSS1和第二低电位电压VSS2，但是栅极输入信号的数量和类型不限于此。
栅极驱动器GDP可包括栅极晶体管和栅极电容器。栅极驱动器GDP可包括第一栅极晶体管GT1至第十三栅极晶体管GT13和第一栅极电容器GC1至第三栅极电容器GC3。
第一栅极晶体管GT1可基于第一节点N1的电压而导通，以将扫描时钟信号SCK供给到栅极信号SC(n)的输出端子。例如，第一栅极晶体管GT1可为栅极驱动器GDP的上拉晶体管，但不限于此。栅极信号SC(n)的输出端子可连接到栅极线GL。第一栅极晶体管GT1的栅电极可连接到第一节点N1，第一栅极晶体管GT1的漏电极可连接到扫描时钟信号SCK的输入端子，并且第一栅极晶体管GT1的源电极可连接到栅极信号SC(n)的输出端子。因此，第一栅极晶体管GT1可基于第一节点N1的电压而导通，从而将栅极信号SC(n)供给到栅极线GL。
第一栅极电容器GC1可连接在第一节点N1与栅极信号SC(n)的输出端子之间。第一栅极电容器GC1可连接在第一栅极晶体管GT1的栅电极与第一栅极晶体管GT1的源电极之间。因此，第一栅极电容器GC1可保持第一栅极晶体管GT1的栅电极与源电极之间的电位差。
第二栅极晶体管GT2可基于扫描时钟反相信号SCB而导通，以对栅极信号SC(n)的输出端子放电。例如，第二栅极晶体管GT2可为栅极驱动器GDP的下拉晶体管，但不限于此。第二栅极晶体管GT2的栅电极可连接到扫描时钟反相信号SCB的输入端子，第二栅极晶体管GT2的漏电极可连接到栅极信号SC(n)的输出端子，并且第二栅极晶体管GT2的源电极可连接到第一低电位电压VSS1的输入端子。因此，第二栅极晶体管GT2可基于扫描时钟反相信号SCB而导通，从而将栅极信号SC(n)的输出端子初始化为第一低电位电压VSS1。
第三栅极晶体管GT3可基于第(n-1)进位信号CR(n-1)而导通，以将第(n-1)进位信号CR(n-1)供给到第一节点N1。第三栅极晶体管GT3可为包括第三-第一栅极晶体管GT3-1和第三-第二栅极晶体管GT3-2的双晶体管。第三-第一栅极晶体管GT3-1的栅电极可连接到第(n-1)进位信号CR(n-1)的输入端子，第三-第一栅极晶体管GT3-1的漏电极可连接到第(n-1)进位信号CR(n-1)的输入端子，并且第三-第一栅极晶体管GT3-1的源电极可连接到第三-第二栅极晶体管GT3-2的漏电极。第三-第二栅极晶体管GT3-2的栅电极可连接到第(n-1)进位信号CR(n-1)的输入端子，第三-第二栅极晶体管GT3-2的漏电极可连接到第三-第一栅极晶体管GT3-1的源电极，并且第三-第二栅极晶体管GT3-2的源电极可连接到第一节点N1。第三-第一栅极晶体管GT3-1的源电极和第三-第二栅极晶体管GT3-2的漏电极可连接到第二节点N2，从而最小化第三-第一栅极晶体管GT3-1与第三-第二栅极晶体管GT3-2之间的泄漏电流。因此，第三栅极晶体管GT3可基于第(n-1)进位信号CR(n-1)来控制第一节点N1的电压。
第四栅极晶体管GT4可基于第五输入信号S5而导通以对第一节点N1放电。第四栅极晶体管GT4可为包括第四-第一栅极晶体管GT4-1和第四-第二栅极晶体管GT4-2的双晶体管。第四-第一栅极晶体管GT4-1的栅电极可连接到第五输入信号S5的输入端子，第四-第一栅极晶体管GT4-1的漏电极可连接到第一节点N1，并且第四-第一栅极晶体管GT4-1的源电极可连接到第四-第二栅极晶体管GT4-2的漏电极。第四-第二栅极晶体管GT4-2的栅电极可连接到第五输入信号S5的输入端子，第四-第二栅极晶体管GT4-2的漏电极可连接到第四-第一栅极晶体管GT4-1的源电极，并且第四-第二栅极晶体管GT4-2的源电极可连接到第二低电位电压VSS2的输入端子。第四-第一栅极晶体管GT4-1的源电极和第四-第二栅极晶体管GT4-2的漏电极可连接到第二节点N2，从而最小化第四-第一栅极晶体管GT4-1与第四-第二栅极晶体管GT4-2之间的泄漏电流。因此，第四栅极晶体管GT4可基于第五输入信号S5而导通，从而将第一节点N1初始化为第二低电位电压VSS2。
第五栅极晶体管GT5可基于第(n+1)进位信号CR(n+1)而导通，以对第一节点N1放电。第五栅极晶体管GT5可为包括第五-第一栅极晶体管GT5-1和第五-第二栅极晶体管GT5-2的双晶体管。第五-第一栅极晶体管GT5-1的栅电极可连接到第(n+1)进位信号CR(n+1)的输入端子，第五-第一栅极晶体管GT5-1的漏电极可连接到第一节点N1，并且第五-第一栅极晶体管GT5-1的源电极可连接到第五-第二栅极晶体管GT5-2的漏电极。第五-第二栅极晶体管GT5-2的栅电极可连接到第(n+1)进位信号CR(n+1)的输入端子，第五-第二栅极晶体管GT5-2的漏电极可连接到第五-第一栅极晶体管GT5-1的源电极，并且第五-第二栅极晶体管GT5-2的源电极可连接到第二低电位电压VSS2的输入端子。第五-第一栅极晶体管GT5-1的源电极和第五-第二栅极晶体管GT5-2的漏电极可连接到第二节点N2，从而最小化第五-第一栅极晶体管GT5-1与第五-第二栅极晶体管GT5-2之间的泄漏电流。因此，第五栅极晶体管GT5可基于第(n+1)进位信号CR(n+1)而导通，从而将第一节点N1初始化为第二低电位电压VSS2。
第六栅极晶体管GT6可基于第一节点N1的电压而导通，以将第六输入信号S6供给到第二节点N2。第六栅极晶体管GT6可为包括第六-第一栅极晶体管GT6-1和第六-第二栅极晶体管GT6-2的双晶体管。第六-第一栅极晶体管GT6-1的栅电极可连接到第一节点N1，第六-第一栅极晶体管GT6-1的漏电极可连接到第六输入信号S6的输入端子，并且第六-第一栅极晶体管GT6-1的源电极可连接到第六-第二栅极晶体管GT6-2的漏电极。第六-第二栅极晶体管GT6-2的栅电极可连接到第一节点N1，第六-第二栅极晶体管GT6-2的漏电极可连接到第六-第一栅极晶体管GT6-1的源电极，并且第六-第二栅极晶体管GT6-2的源电极可连接到第二节点N2。因此，第六栅极晶体管GT6可基于第六输入信号S6来控制第二节点N2的电压。
第七栅极晶体管GT7可基于进位时钟信号CCK而导通，以将第一节点N1的电压输出作为进位信号CR(n)。第七栅极晶体管GT7可为包括第七-第一栅极晶体管GT7-1和第七-第二栅极晶体管GT7-2的双晶体管。第七-第一栅极晶体管GT7-1的栅电极可连接到进位时钟信号CCK的输入端子，第七-第一栅极晶体管GT7-1的漏电极可连接到第一节点N1，并且第七-第一栅极晶体管GT7-1的源电极可连接到第七-第二栅极晶体管GT7-2的漏电极。第七-第二栅极晶体管GT7-2的栅电极可连接到进位时钟信号CCK的输入端子，第七-第二栅极晶体管GT7-2的漏电极可连接到第七-第一栅极晶体管GT7-1的源电极，并且第七-第二栅极晶体管GT7-2的源电极可连接到进位信号CR(n)的输出端子。第七-第一栅极晶体管GT7-1的源电极和第七-第二栅极晶体管GT7-2的漏电极可连接到第二节点N2，从而最小化第七-第一栅极晶体管GT7-1与第七-第二栅极晶体管GT7-2之间的泄漏电流。因此，第七栅极晶体管GT7可基于进位时钟信号CCK而导通，从而输出进位信号CR(n)。
第八栅极晶体管GT8可基于第一节点N1的电压而导通，以将进位时钟信号CCK供给到进位信号CR(n)的输出端子。第八栅极晶体管GT8的栅电极可连接到第一节点N1，第八栅极晶体管GT8的漏电极可连接到进位时钟信号CCK的输入端子，并且第八栅极晶体管GT8的源电极可连接到进位信号CR(n)的输出端子。因此，第八栅极晶体管GT8可基于第一节点N1的电压而导通，从而输出进位信号CR(n)。
第二栅极电容器GC2可连接在第一节点N1与进位信号CR(n)的输出端子之间。第二栅极电容器GC2可连接在第八栅极晶体管GT8的栅电极与第八栅极晶体管GT8的源电极之间。因此，第二栅极电容器GC2可保持第八栅极晶体管GT8的栅电极与源电极之间的电位差。
第九栅极晶体管GT9可基于第二输入信号S2而导通，以将第十栅极晶体管GT10的源电极连接到第一节点N1。第九栅极晶体管GT9可为包括第九-第一栅极晶体管GT9-1和第九-第二栅极晶体管GT9-2的双晶体管。第九-第一栅极晶体管GT9-1的栅电极可连接到第二输入信号S2的输入端子，第九-第一栅极晶体管GT9-1的漏电极可连接到第十栅极晶体管GT10的源电极，并且第九-第一栅极晶体管GT9-1的源电极可连接到第九-第二栅极晶体管GT9-2的漏电极。第九-第二栅极晶体管GT9-2的栅电极可连接到第二输入信号S2的输入端子，第九-第二栅极晶体管GT9-2的漏电极可连接到第九-第一栅极晶体管GT9-1的源电极，并且第九-第二栅极晶体管GT9-2的源电极可连接到第一节点N1。第九-第一栅极晶体管GT9-1的源电极和第九-第二栅极晶体管GT9-2的漏电极可连接到第二节点N2，从而最小化第九-第一栅极晶体管GT9-1与第九-第二栅极晶体管GT9-2之间的泄漏电流。因此，第九栅极晶体管GT9可基于第二输入信号S2来控制第一节点N1的电压。
第十栅极晶体管GT10可基于第三节点N3的电压而导通，以将第六输入信号S6供给到第九-第一栅极晶体管GT9-1的漏电极。第十栅极晶体管GT10的栅电极可连接到第三节点N3，第十栅极晶体管GT10的漏电极可连接到第六输入信号S6的输入端子，并且第十栅极晶体管GT10的源电极可连接到第九-第一栅极晶体管GT9-1的漏电极。因此，第十栅极晶体管GT10可基于第三节点N3的电压，将第六输入信号S6供给到第九栅极晶体管GT9。
第三栅极电容器GC3可连接在第三节点N3与第六输入信号S6的输入端子之间。第三栅极电容器GC3可连接在第十栅极晶体管GT10的漏电极与第十栅极晶体管GT10的栅电极之间。因此，第三栅极电容器GC3可保持第十栅极晶体管GT10的漏电极与栅电极之间的电位差。
第十一栅极晶体管GT11可基于第一输入信号S1而导通，以将进位信号CR(n)供给到第三节点N3。第十一栅极晶体管GT11可为包括第十一-第一栅极晶体管GT11-1和第十一-第二栅极晶体管GT11-2的双晶体管。第十一-第一栅极晶体管GT11-1的栅电极可连接到第一输入信号S1的输入端子，第十一-第一栅极晶体管GT11-1的漏电极可连接到进位信号CR(n)的输入端子，并且第十一-第一栅极晶体管GT11-1的源电极可连接到第十一-第二栅极晶体管GT11-2的漏电极。第十一-第二栅极晶体管GT11-2的栅电极可连接到第一输入信号S1的输入端子，第十一-第二栅极晶体管GT11-2的漏电极可连接到第十一-第一栅极晶体管GT11-1的源电极，并且第十一-第二栅极晶体管GT11-2的源电极可连接到第三节点N3。第十一-第一栅极晶体管GT11-1的源电极和第十一-第二栅极晶体管GT11-2的漏电极可连接到第十二栅极晶体管GT12的源电极，从而最小化第十一-第一栅极晶体管GT11-1与第十一-第二栅极晶体管GT11-2之间的泄漏电流。因此，第十一栅极晶体管GT11可基于第一输入信号S1来控制第三节点N3的电压。
第十二栅极晶体管GT12可基于第三节点N3的电压而导通，以将第六输入信号S6供给到第十一-第一栅极晶体管GT11-1的源电极或第十一-第二栅极晶体管GT11-2的漏电极。第十二栅极晶体管GT12的栅电极可连接到第三节点N3，第十二栅极晶体管GT12的漏电极可连接到第六输入信号S6的输入端子，并且第十二栅极晶体管GT12的源电极可连接到第十一-第一栅极晶体管GT11-1的源电极和第十一-第二栅极晶体管GT11-2的漏电极。因此，第十二栅极晶体管GT12可最小化第十一-第一栅极晶体管GT11-1与第十一-第二栅极晶体管GT11-2之间的泄漏电流。
第十三栅极晶体管GT13可基于第五输入信号S5而导通，以将进位信号CR(n)供给到第二低电位电压VSS2的输入端子。第十三栅极晶体管GT13的栅电极可连接到第五输入信号S5的输入端子，第十三栅极晶体管GT13的漏电极可连接到进位信号CR(n)的输入端子，并且第十三栅极晶体管GT13的源电极可连接到第二低电位电压VSS2的输入端子。
因此，栅极驱动器GDP可布置在显示区域DA中，并且可从栅极输入线GIL接收扫描时钟信号SCK、扫描时钟反相信号SCB、进位时钟信号CCK、第一输入信号S1、第二输入信号S2、第五输入信号S5、第六输入信号S6、第一低电位电压VSS1和第二低电位电压VSS2。栅极驱动器GDP可通过包括第一栅极晶体管GT1至第十三栅极晶体管GT13和第一栅极电容器GC1至第三栅极电容器GC3，来输出栅极信号SC(n)和进位信号CR(n)。
图8是示出根据实施方式的显示装置的像素的等效电路的示意图。
参照图8，像素SP中的每一个可连接到栅极线GL、驱动电压线VDDL、数据线DL、基准电压线RVL和低电位线VSSL。
像素SP中的每一个可包括像素电路PC和发光元件ED。像素电路PC可包括第一晶体管ST1、第二晶体管ST2和第三晶体管ST3以及第一电容器C1。
第一晶体管ST1可控制供给到发光元件ED的驱动电流。第一晶体管ST1可基于第一节点N1的电压，将驱动电压供给到发光元件ED。第一晶体管ST1的栅电极可连接到第一节点N1，第一晶体管ST1的漏电极可连接到驱动电压线VDDL，并且第一晶体管ST1的源电极可连接到作为发光元件ED的第一电极的第二节点N2。因此，第一晶体管ST1可基于第一节点N1的电压来控制驱动电流(或源-漏电流)。
发光元件ED可通过接收驱动电流来发光。发光元件ED的发光量或亮度可与驱动电流的大小成比例。发光元件ED可为包括第一电极、第二电极和布置在第一电极与第二电极之间的无机半导体的无机发光元件，但不限于此。发光元件ED的第一电极可连接到第二节点N2，并且发光元件ED的第二电极可连接到低电位线VSSL。
第二晶体管ST2可通过栅极线GL的栅极信号而导通，以将数据线DL连接到作为第一晶体管ST1的栅电极的第一节点N1。第二晶体管ST2的栅电极可连接到栅极线GL，第二晶体管ST2的漏电极可连接到数据线DL，并且第二晶体管ST2的源电极可连接到第一节点N1。因此，第二晶体管ST2可基于栅极信号而导通以将数据电压供给到第一节点N1。
第三晶体管ST3可通过栅极线GL的栅极信号而导通，以将基准电压线RVL连接到作为第一晶体管ST1的源电极的第二节点N2。第三晶体管ST3的栅电极可连接到栅极线GL，第三晶体管ST3的漏电极可连接到基准电压线RVL，并且第三晶体管ST3的源电极可连接到第二节点N2。因此，第三晶体管ST3可基于栅极信号而导通以将基准电压供给到第二节点N2。
第一电容器C1可连接在第一节点N1与第二节点N2之间。第一电容器C1可连接在第一晶体管ST1的栅电极与第一晶体管ST1的源电极之间。因此，第一电容器C1可保持第一晶体管ST1的栅电极与源电极之间的电位差。
图9是示出根据实施方式的显示装置的单位像素区域的示意性平面图。
参照图9，显示装置10可包括在显示区域DA中沿行和列(或成行和列)排列或布置的多个单位像素UP。单位像素UP可包括第一像素SP1、第二像素SP2和第三像素SP3，并且第一像素SP1、第二像素SP2和第三像素SP3中的每一个可发射具有峰值波长的光。第一像素SP1可发射第一颜色的光，第二像素SP2可发射第二颜色的光，并且第三像素SP3可发射第三颜色的光。第一像素SP1、第二像素SP2和第三像素SP3可在显示区域DA中沿第一方向(X轴方向)或在第一方向(X轴方向)上顺序且重复地排列或布置，但不限于此。
单位像素UP中的每一个可布置在单位像素区域UPA中。单位像素区域UPA可包括像素电路区域PCA和像素外围区域PSA。
像素电路区域PCA可为单位像素区域UPA的中心区域。像素电路区域PCA在单位像素区域UPA中的比例可大于像素外围区域PSA在单位像素区域UPA中的比例，但本公开不限于此。第一像素SP1、第二像素SP2和第三像素SP3中的每一个的像素电路PC可布置在像素电路区域PCA中。例如，第一像素SP1、第二像素SP2和第三像素SP3中的每一个的第一晶体管ST1、第二晶体管ST2和第三晶体管ST3以及第一电容器C1可布置在像素电路区域PCA中。
像素外围区域PSA可布置在单位像素区域UPA的外边缘上以围绕像素电路区域PCA。栅极驱动器GDP可包括栅极晶体管和栅极电容器，并且因此可布置成横跨一行中的多个单位像素区域UPA。栅极驱动器GDP可根据其尺寸布置成横跨几个或几十个单位像素区域UPA，但不限于此。栅极驱动器GDP可布置在单位像素区域UPA的像素外围区域PSA中。栅极驱动器GDP可从布置在像素外围区域PSA中的栅极输入线GIL接收栅极输入信号。
例如，栅极驱动器GDP可包括第一栅极晶体管GT1至第十三栅极晶体管GT13和第一栅极电容器GC1至第三栅极电容器GC3。第一栅极晶体管GT1可布置在沿第一方向(X轴方向)相邻的单位像素区域UPA之间，并且第一栅极电容器GC1可布置在沿第一方向(X轴方向)相邻的单位像素区域UPA之间。栅极驱动器GDP可布置在布置像素SP的像素电路PC之后剩余的区中。因此，根据像素电路PC的设计条件，栅极驱动器GDP可布置在像素外围区域PSA的上侧、下侧、左侧和右侧中的至少一个上。
因此，显示装置10可包括布置在显示区域DA中的栅极输入线GIL和栅极驱动器GDP，从而最小化非显示区域NDA的尺寸。与栅极驱动器布置在非显示区域NDA中的情况和栅极驱动器布置在单独的柔性膜上的情况相比，显示装置10可进一步最小化非显示区域NDA的尺寸。拼接显示装置TD可包括非显示区域NDA的尺寸被最小化的多个显示装置10，使得显示装置10之间的联接区域SM可足够小以至于不被用户识别。在拼接显示装置TD中，可防止显示装置10之间的联接区域SM被用户识别，从而降低显示装置10之间的断开感并且改善图像中的沉浸感。
图10是示出根据实施方式的显示装置的焊盘单元的示意性平面图。
参照图10，柔性膜FPCB可连接到衬底上的焊盘单元DP。扇出线FOL可连接在焊盘单元DP与显示区域DA之间。例如，扇出线FOL中的每一个可连接在数据线DL与焊盘单元DP之间，可连接在栅极输入线GIL与焊盘单元DP之间，并且可连接在驱动电压线VDDL与焊盘单元DP之间。
数据线DL可包括第一数据线DL1、第二数据线DL2和第三数据线DL3。第一数据线DL1可将数据电压供给到第一像素SP1，第二数据线DL2可将数据电压供给到第二像素SP2，并且第三数据线DL3可将数据电压供给到第三像素SP3。与一个单位像素UP对应的第一数据线DL1、第二数据线DL2和第三数据线DL3可布置成彼此相邻，但不限于此。
栅极输入线GIL可在第二方向(Y轴方向)上延伸，并且可在第一方向(X轴方向)上彼此间隔开。栅极输入线GIL可连接在数据驱动器SIC与栅极驱动器GDP之间。栅极输入线GIL可将栅极输入信号供给到栅极驱动器GDP。栅极输入线GIL可将扫描时钟信号SCK、扫描时钟反相信号SCB、进位时钟信号CCK、第一输入信号S1、第二输入信号S2、第五输入信号S5、第六输入信号S6、第一低电位电压VSS1和第二低电位电压VSS2供给到栅极驱动器GDP。
栅极输入线GIL中的每一个可布置在驱动电压线VDDL与低电位线VSSL之间。例如，扫描时钟信号SCK的输入线可布置在驱动电压线VDDL与低电位线VSSL之间。扫描时钟反相信号SCB的输入线可布置在驱动电压线VDDL和低电位线VSSL之间。驱动电压线VDDL、栅极输入线GIL和低电位线VSSL可布置在数据线DL之间。数据线DL、驱动电压线VDDL、栅极输入线GIL、低电位线VSSL和数据线DL可在第一方向(X轴方向)或在与第一方向(X轴方向)相反的方向上顺序地排列或布置。因此，驱动电压线VDDL和低电位线VSSL中的每一个可布置在栅极输入线GIL与数据线DL之间，从而消除栅极输入线GIL与数据线DL之间的信号干扰，并且减小栅极输入线GIL与数据线DL之间的耦合电容。
本文中已公开了实施方式，并且尽管采用了术语，但是它们仅在一般和描述性意义上使用和解释，而不是为了限制的目的。在一些情况下，如对本领域普通技术人员将显而易见的是，除非另有具体指示，否则结合实施方式描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。相应地，本领域普通技术人员将理解，在不背离如在本公开和所附权利要求书中阐述的本公开的精神和范围的情况下，可作出形式和细节上的各种改变。

Claims (20)

1.一种显示装置，包括：
显示区域，所述显示区域包括像素；
非显示区域，所述非显示区域与所述显示区域相邻；以及
显示驱动器，所述显示驱动器电连接到所述非显示区域，其中，
所述显示区域包括：
数据线，所述数据线将从所述显示驱动器接收的数据电压供给到所述像素，所述数据线在第一方向上延伸；
栅极输入线，所述栅极输入线电连接到所述显示驱动器并且在所述第一方向上延伸；
栅极驱动器，所述栅极驱动器电连接到所述栅极输入线；以及
栅极线，所述栅极线电连接到所述栅极驱动器并且在与所述第一方向相交的第二方向上延伸。
2.根据权利要求1所述的显示装置，其中，
所述显示区域包括多个像素区域，所述像素区域包括所述像素，以及
所述多个像素区域中的至少一个包括：
像素电路区域，所述像素电路区域包括所述像素的像素电路；以及
像素外围区域，所述像素外围区域包括所述栅极驱动器，所述像素外围区域围绕所述像素电路区域。
3.根据权利要求2所述的显示装置，其中，
所述多个像素区域布置成多个行和多个列，以及
所述栅极驱动器布置成横跨一行中的多个所述像素区域的所述像素外围区域。
4.根据权利要求2所述的显示装置，其中，所述栅极驱动器包括：
第一栅极晶体管，所述第一栅极晶体管基于第一节点的电压将扫描时钟信号供给到栅极信号的输出端子；
第二栅极晶体管，所述第二栅极晶体管基于作为所述扫描时钟信号的反向信号的扫描时钟反相信号，使所述栅极信号的所述输出端子放电；以及
第一栅极电容器，所述第一栅极电容器电连接在所述第一栅极晶体管的栅电极与源电极之间。
5.根据权利要求4所述的显示装置，其中，所述第一栅极晶体管、所述第二栅极晶体管和所述第一栅极电容器中的每一个布置在所述像素外围区域的上侧、下侧、左侧和右侧中的至少一个上。
6.根据权利要求1所述的显示装置，其中，所述栅极驱动器包括：
多个第一栅极驱动器，所述多个第一栅极驱动器布置在第一列中；
多个第二栅极驱动器，所述多个第二栅极驱动器布置在第二列中；
多个第三栅极驱动器，所述多个第三栅极驱动器布置在第三列中；以及
多个第四栅极驱动器，所述多个第四栅极驱动器布置在第四列中。
7.根据权利要求6所述的显示装置，其中，所述多个第一栅极驱动器接收相同的栅极输入信号，并且将栅极信号供给到不同的栅极线。
8.根据权利要求1所述的显示装置，其中，所述栅极输入线包括：
扫描时钟信号输入线，所述扫描时钟信号输入线将扫描时钟信号输入到所述栅极驱动器；
扫描时钟反相信号输入线，所述扫描时钟反相信号输入线将所述扫描时钟信号的反向信号输入到所述栅极驱动器；以及
进位时钟信号输入线，所述进位时钟信号输入线将进位时钟信号输入到所述栅极驱动器。
9.根据权利要求8所述的显示装置，其中，所述扫描时钟信号输入线、所述扫描时钟反相信号输入线和所述进位时钟信号输入线中的每一个布置在多个数据线之间。
10.根据权利要求8所述的显示装置，还包括：
驱动电压线，所述驱动电压线将驱动电压供给到所述像素，所述驱动电压线在所述第一方向上延伸；以及
低电位线，所述低电位线将低电位电压供给到所述像素，所述低电位线在所述第一方向上延伸。
11.根据权利要求10所述的显示装置，其中，所述非显示区域包括：
焊盘部，所述焊盘部电连接到所述显示驱动器；以及
多个扇出线，所述多个扇出线布置在所述焊盘部与所述显示区域之间，并且
所述扇出线包括弯曲部分。
12.根据权利要求11所述的显示装置，其中，所述多个扇出线中的每一个具有相同的长度。
13.根据权利要求11所述的显示装置，其中，所述驱动电压线和所述低电位线中的每一个包括在厚度方向上与所述多个扇出线重叠的板电极。
14.根据权利要求10所述的显示装置，其中，所述扫描时钟信号输入线、所述扫描时钟反相信号输入线和所述进位时钟信号输入线中的每一个布置在所述驱动电压线与所述低电位线之间。
15.根据权利要求14所述的显示装置，其中，所述驱动电压线、所述栅极输入线和所述低电位线布置在多个数据线之间。
16.一种拼接显示装置，包括：
多个显示装置，各自包括：
显示区域，所述显示区域包括像素；
非显示区域，所述非显示区域与所述显示区域相邻；以及
显示驱动器，所述显示驱动器电连接到所述非显示区域，
其中，所述多个显示装置中的每一个的所述显示区域包括：
数据线，所述数据线将从所述显示驱动器接收的数据电压供给到所述像素，所述数据线在第一方向上延伸；
栅极输入线，所述栅极输入线电连接到所述显示驱动器并且在所述第一方向上延伸；
栅极驱动器，所述栅极驱动器电连接到所述栅极输入线；以及
栅极线，所述栅极线电连接到所述栅极驱动器并且在与所述第一方向相交的第二方向上延伸。
17.根据权利要求16所述的拼接显示装置，还包括：
联接区域，所述联接区域布置在所述多个显示装置之间，
其中，所述显示驱动器布置在所述非显示区域的与所述联接区域相邻的一侧上，或者布置在相对于所述显示区域在所述联接区域的相对侧上所布置的所述非显示区域中。
18.根据权利要求16所述的拼接显示装置，其中，所述显示区域包括多个像素区域，所述像素区域包括所述像素，以及
所述多个像素区域中的至少一个包括：
像素电路区域，所述像素电路区域包括所述像素的像素电路；以及
像素外围区域，所述像素外围区域包括所述栅极驱动器，所述像素外围区域围绕所述像素电路区域。
19.根据权利要求18所述的拼接显示装置，其中，
所述多个像素区域布置成多个行和多个列，并且
所述栅极驱动器布置成横跨一行中的多个所述像素区域的所述像素外围区域。
20.根据权利要求18所述的拼接显示装置，其中，
所述栅极驱动器包括：
第一栅极晶体管，所述第一栅极晶体管基于第一节点的电压将扫描时钟信号供给到栅极信号的输出端子；
第二栅极晶体管，所述第二栅极晶体管基于作为所述扫描时钟信号的反向信号的扫描时钟反相信号，使所述栅极信号的所述输出端子放电；以及
第一栅极电容器，所述第一栅极电容器电连接在所述第一栅极晶体管的栅电极与源电极之间，
所述第一栅极晶体管、所述第二栅极晶体管和所述第一栅极电容器中的每一个布置在所述像素外围区域的上侧、下侧、左侧和右侧中的至少一个上。
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