CN115085693A - 一种多通道多相内插处理架构 - Google Patents

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Abstract

本发明公开了一种多通道多相内插处理架构，包括并行FIR单元、FIR系数生成单元和延时单元；述并行FIR单元的输入端接收多相输入信号，输出端用于输出偶数项通道的信号，所述FIR系数生成单元用于根据输入信号的相数，为并行FIR单元生成FIR系数；所述延时单元的输入端接收多相输入信号，输出端用于输出奇数项通道的信号。本发明具有硬件开销小、可灵活适配的优势。

Description

一种多通道多相内插处理架构
技术领域
本发明属于通信系统数字信号处理领域，特别是涉及一种多通道多相内插处理架构。
背景技术
多通道多相内插在通信系统中具有着非常广泛的应用，但是，目前的多相多通道内插架构存在着硬件开销大，适配不够灵活的问题。
发明内容
本发明的目的在于克服现有技术的不足，提供一种多通道多相内插处理架构，具有硬件开销小、可灵活适配的优势。
本发明的目的是通过以下技术方案来实现的：一种多通道多相内插处理架构，包括并行FIR单元、FIR系数生成单元和延时单元；
所述并行FIR单元的输入端接收多相输入信号，输出端用于输出偶数项通道的信号，所述FIR系数生成单元用于根据输入信号的相数，为并行FIR单元生成FIR系数；所述延时单元的输入端接收多相输入信号，输出端用于输出奇数项通道的信号。
其中，所述FIR系数生成单元中预先保存有不同输入信号相数对应的FIR系数；
并根据多相输入信号的相数，查询多相输入信号对应的FIR系数，并据此对并行FIR单元中的滤波器进行FIR系数配置。
其中，所述并行FIR单元包括滤波器组和延时求和单元；所述滤波器组包含多个滤波器；
每一个所述的滤波器进行FIR系数配置后，将各个滤波器的输出端与所述延时求和单元连接；
所述延时求和单元包含延迟单元、数据通道选择器和多个求和单元；
所述延迟单元中预先保存有不同相数下各个滤波器输出通道的延迟参数，并根据滤波器组中滤波器输出信号的总相数，查询各个滤波器输出通道的延迟参数，并根据查询到的延迟参数对滤波器组中滤波器的输出进行延迟；
所述数据通道选择器中预先保存有不同相数下各个求和单元的通道选择参数，每一个相数下各个通道选择参数均包含：当前相数下各个求和单元输入端连接的滤波器输出通道；所述数据通道选择器根据滤波器输出信号的总相数，确定各个求和单元的输入端连接的滤波器输出通道，并将各个求和单元的输入端与确定的滤波器输出通道进行选通，由各个求和单元对来自输入端的信号进行求和，分别输出求和信号，作为最终输出信号的偶数项通道输出信号。
所述滤波器、求和单元的数目均与输入信号的路数相同。
其中，所述延时单元中预先保存有不同相数下多相输入信号每一路的延时参数，并根据多相输入信号的相数，分别对多相输入信号的每一路进行延时后，作为最终输出信号奇数项通道的输出信号。
本发明的有益效果是：(1)本发明基于多相滤波技术，提出了一种可灵活适配的采样率变换数字信号处理架构，该架构可实现在同一硬件架构下对多种速率的输入信号完成重构后重采样功能。
(2)本发明在输入信号的数据速率发生变化时，可以在不改变处理架构的情况下，自动适配分相数，完成采样率变换功能。
(3)本发明内插架构中输出通道数会自动翻倍。
(4)本发明可以在不改变整体时钟频率的基础上，实现信号内插功能。
(5)本发明可适用于多通道信号内插处理，其通道数在满足相数的整数倍这一条件下可任意扩展。
附图说明
图1是本发明多通道多相内插处理架构图。
图2为并行FIR单元架构图。
图3为滤波器1/2/3/4的结构示意图。
图4是延时求和单元架构示意图；
图5为内插前的时域信号示意图；
图6为内插后的时域信号示意图；
图7为内插前的频域信号示意图；
图8为内插后的频域信号示意图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图1所示，一种多通道多相内插处理架构，包括并行FIR单元、FIR系数生成单元和延时单元；
所述并行FIR单元的输入端接收多相输入信号，输出端用于输出偶数项通道的信号，所述FIR系数生成单元用于根据输入信号的相数，为并行FIR单元生成FIR系数；所述延时单元的输入端接收多相输入信号，输出端用于输出奇数项通道的信号。
其中，所述FIR系数生成单元中预先保存有不同输入信号相数对应的FIR系数；并根据多相输入信号的相数，查询多相输入信号对应的FIR系数，并据此对并行FIR单元中的滤波器进行FIR系数配置。
在本申请的实施例中，以多相输入信号的相数为1相、2相和4相的情况为例，输入信号的相数与FIR系数的对应关系如下：
Figure BDA0003724791040000031
如图2所示，所述并行FIR单元包括滤波器组和延时求和单元；所述滤波器组包含多个滤波器；
每一个所述的滤波器进行FIR系数配置后，将各个滤波器的输出端与所述延时求和单元连接；其中，在本申请的实施例中，所述滤波器的原理如图3所示，为滤波器配置的FIR系数即图中乘法器输入的滤波器系数：
选通器选通原则如下：
信号相数为1时，选通器1选通a1,选通器2选通a2，选通器3选通a3,选通器4选通b1，选通器5选通b2，选通器6选通b3；
信号相数为2时，选通器1选通a1,选通器2选通u，选通器3选通a3,选通器4选通b1，选通器5选通0，选通器6选通b3；
信号相数为4时，选通器1选通u,选通器2选通u，选通器3选通u,选通器4选通0，选通器5选通0，选通器6选通0。
如图4所示，所述延时求和单元包含延迟单元、数据通道选择器和多个求和单元；
所述延迟单元中预先保存有不同相数下各个滤波器输出通道的延迟参数，并根据滤波器组中滤波器输出信号的总相数，查询各个滤波器输出通道的延迟参数，并根据查询到的延迟参数对滤波器组中滤波器的输出进行延迟；
在图3～4中，D表示延迟一个采样点；在图4所示的实施例中，依然以1、2、4相信号为例，没有对1相(单相)的延迟，是指对单相信号不延迟；
所述数据通道选择器中预先保存有不同相数下各个求和单元的通道选择参数，每一个相数下各个通道选择参数均包含：当前相数下各个求和单元输入端连接的滤波器输出通道；所述数据通道选择器根据滤波器输出信号的总相数，确定各个求和单元的输入端连接的滤波器输出通道，并将各个求和单元的输入端与确定的滤波器输出通道进行选通，由各个求和单元对来自输入端的信号进行求和，分别输出求和信号，作为最终输出信号的偶数项通道输出信号。所述滤波器、求和单元的数目均与输入信号的路数相同。
其中，所述延时单元中预先保存有不同相数下多相输入信号每一路的延时参数，并根据多相输入信号的相数，分别对多相输入信号的每一路进行延时后，作为最终输出信号奇数项通道的输出信号，在本申请的实施例中，延时单元中保存的相数与延时对应关系如下表所示：
Figure BDA0003724791040000041
由于并行FIR单元最终输出信号的偶数项通道输出信号，延时单元最终输出的信号作为最终输出信号奇数项通道的输出信号，故实际上输出信号通道数为输入信号通道数的两倍，在内插信号的同时，也将通道数倍增，达到不影响信号速率的效果。
在本申请的实施例中，以2通道2相信号输入为例。
输入信号为x(t)＝cos(2πfct)＝cos(2πfcn/fs)，其中载频fc＝40Hz，采样频率fs＝400Hz，时钟信号fclk＝200Hz，
对输入信号进行2倍内插操作，此时滤波器系数配置为
H＝[-0.0127 -0.0303 -0.0988 0.3158 0.0521 0.0175 0.0175 0.0521 0.3158-0.0988 -0.0303 -0.0127]
最终的输出信号为四通道数据，内插前的时域信号如图5所示，内插后的时域信号如图6所示，内插前的频域信号如图7所示，内插后的频域信号如图8所示，从图5～8中可以明显看出2倍内插效果。
上述说明示出并描述了本发明的一个优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (5)

1.一种多通道多相内插处理架构，其特征在于： 包括并行FIR单元、FIR系数生成单元和延时单元；
所述并行FIR单元的输入端接收多相输入信号，输出端用于输出偶数项通道的信号，所述FIR系数生成单元用于根据输入信号的相数，为并行FIR单元生成FIR系数；所述延时单元的输入端接收多相输入信号，输出端用于输出奇数项通道的信号。
2.根据权利要求1所述的一种多通道多相内插处理架构，其特征在于：所述FIR系数生成单元中预先保存有不同输入信号相数对应的FIR系数；
并根据多相输入信号的相数，查询多相输入信号对应的FIR系数，并据此对并行FIR单元中的滤波器进行FIR系数配置。
3.根据权利要求2所述的一种多通道多相内插处理架构，其特征在于：所述并行FIR单元包括滤波器组和延时求和单元；所述滤波器组包含多个滤波器；
每一个所述的滤波器进行FIR系数配置后，将各个滤波器的输出端与所述延时求和单元连接；
所述延时求和单元包含延迟单元、数据通道选择器和多个求和单元；
所述延迟单元中预先保存有不同相数下各个滤波器输出通道的延迟参数，并根据滤波器组中滤波器输出信号的总相数，查询各个滤波器输出通道的延迟参数，并根据查询到的延迟参数对滤波器组中滤波器的输出进行延迟；
所述数据通道选择器中预先保存有不同相数下各个求和单元的通道选择参数，每一个相数下各个通道选择参数均包含：当前相数下各个求和单元输入端连接的滤波器输出通道；所述数据通道选择器根据滤波器输出信号的总相数，确定各个求和单元的输入端连接的滤波器输出通道，并将各个求和单元的输入端与确定的滤波器输出通道进行选通，由各个求和单元对来自输入端的信号进行求和，分别输出求和信号，作为最终输出信号的偶数项通道输出信号。
4.根据权利要求3所述的一种多通道多相内插处理架构，其特征在于：所述滤波器、求和单元的数目均与输入信号的路数相同。
5.根据权利要求1所述的一种多通道多相内插处理架构，其特征在于：所述延时单元中预先保存有不同相数下多相输入信号每一路的延时参数，并根据多相输入信号的相数，分别对多相输入信号的每一路进行延时后，作为最终输出信号奇数项通道的输出信号。
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CN106803750A (zh) * 2017-01-12 2017-06-06 中国电子科技集团公司第十四研究所 一种多通道流水fir滤波器
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