CN113346871B - 多通道多相多速率适配fir数字滤波处理架构 - Google Patents

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Abstract

本发明公开的一种多通道多相多速率适配FIR数字滤波处理架构，硬件开销小、数据吞吐率高。本发明通过下述技术方案予以实现：分相单元和FIR滤波器系数配置单元利用同步时钟信号对数据进行预处理；分相单元根据分相数和输入信号数据采样率，对分相数据进行处理；FIR滤波器系数配置单元对FIR滤波器系数进行配置输出滤波器系数；并行FIR滤波单元根据信号分相单元输出的分相信号和分相相数，以及FIR滤波器系数配置单元给出的FIR滤波器系数，进行多相并行滤波处理；延时求和单元在选通单元作用下，利用并行FIR滤波单元当前的多相滤波并行技术，分别对滤波处理过程中输出的信号进行延时求和处理，输出多相多速率适配滤波结果。

Description

多通道多相多速率适配FIR数字滤波处理架构
技术领域
本发明属于通信系统数字信号处理领域，具体涉及一种可灵活适配多种采样率的多通道多相数字滤波处理架构。
背景技术
目前，很多复杂数字系统都有对超过一种采样率数据处理的需求，而多采样率数字信号处理(multi-rate digital signal processing)技术可以在同一系统中处理不同采样率信号，其核心是实现数字信号在不同采样率之间转换。随着微电子技术与数字信号处理技术的不断发展，基于超大规模数字集成电路、SoC芯片以及高速ADC的有限脉冲响应FIR滤波器广泛应用于数字信号处理中，主要功能就是将不感兴趣的信号滤除，留下有用信号。FIR滤波器是全零点结构，系统永远稳定；并且具有线性相位的特征。多通道FIR滤波器被用来对多个输入数据流进行滤波，在通信、多媒体等数字信号处理领域被广泛使用。多通道的主要优势在于可以在输入数据流(通道)采样率较低的情况下，使用速度很快的运算单元。虽然FIR数字滤波器具有高稳定性、具有严格的线性相位并且可实现任意幅度值，可任意调节等优点，但对于高阶FIR数字滤波器，其抽头延迟线很长，加权求和运算的复杂度和加法树的深度都很高，故总体占用的硬件资源很高且难以得到充分优化；FIR数字滤波器总是工作在内插之后的较高频率，其硬件实现的功耗和负荷都较高。由于FIR滤波器涉及高密度的乘法与加法，如果直接采用并行结构会使得硬件资源需求量呈线性增长。面对日益增长的信息需求量、越来越复杂的信息系统功能和算法、以及超高速的信息处理能力要求，传统的串行FIR滤波结构已经无法满足当前的数字信号处理需求，必须采用并行结构增强整个系统的计算能力。
现有的并行FIR滤波处理架构已经可以大幅降低并行结构的实现复杂度，提升已用资源的利用率，并在工程上有较好的应用，但是，随着数字信号处理技术的不断发展，特别是操作系统、芯片的应用和大规模普及，信息技术、信息产品与系统、硬件的兼容适配性逐渐成为各大应用系统和信息技术厂商急需解决的重要问题，这也对并行FIR技术的灵活适配性也提出更高的要求，如何在统一架构下适配多种速率信号成为新的问题。为了降低并行结构的资源使用量，目前可采取措施有以下三种：优化并行结构算法、优化滤波器系数的量化算法以及发展电路面积缩减技术。三种措施中以第一种最为常见，例如在拉格朗日立方插值滤波器Farrow结构加入了流水线和并行技术，并使用到快速FIR算法(FFA)，通过基本的多项式分解，减少了乘法运算次数同时额外增加了少量加法运算，使得并行滤波器乘法运算次数不会随着并行度线性增多；也有研究人员利用快速卷积的迭代短卷积方法，通过迭代的方法得到高并行度结构，提高了延迟和增加了加法运算次数，减少了并行结构中乘法器和滤波器的数量；除此之外，还可以利用数字信号多速率转换处理方法中的多相滤波方法，设计实现并行FIR滤波器。在信号处理应用中,多相滤波是按照相位均匀划分把数字滤波器的系统函数H(z)分解成若干个具有不同相位的组，形成多个分支，在每个分支上实现滤波。多相结构和多级实现结构一般比单级实现结构效率高。实现一个窄过渡带的滤波器所需要的乘法器数目非常多,相应的设计复杂性也随之提高。多相滤波器结构是实现信道化接收机的高效结构,它是把带通滤波器变成多相一致离散傅里叶变换的滤波器组,可以通过对原型滤波器系数进行抽取来实现。多相信道化接收机是在直接信道化接收机的基础上改进得来。直接信道化接收机通过利用不同频率响应的带通滤波器组将信号划分到不同的信道上得到信号回波信息。从本质上讲，滤波器组是FPGA设计中串并变换思想的完美体现。区别不同滤波器组的一个重要特征就是通道数、带宽和各个滤波器中心频率之间的间隔。从通道数上可以将滤波器组分为双通道滤波器组和多通道滤波器组；根据带宽可以分为均匀带宽滤波器组和非均匀带宽滤波器组。从实现的角度讲，更倾向于均匀带宽滤波器组，因为其信号速率是一样的，便于处理；而且可以借助于FFT算法来实现。双通道滤波器组是最基本的滤波器组，输入信号滤波器的双路分析滤波器组，它们分别具有典型的低通和高通频率响应。FIR经过一个包含有此时经过滤波器组的两个信号，其带宽都近似为原来的1/2。这样就可以进行2倍抽取，得到采样率为输入信号一半。但由于滤波器的过渡带不为零，因此抽取后存在着部分混叠。如果将各通道的输出作为下一个滤波器组的输入。通常把这种滤波器组称为树形结构QMFB的滤波器组。这种实现方式的缺点是：计算量较大，存储量大，时延较大，同时通道数只能是2的幂。
发明内容
本发明的目的是针对上述现有技术存在的不足之处，提出一种硬件开销小、数据吞吐率高、可灵活适配的多通道多相多速率适配FIR数字滤波处理架构。
本发明的上述目的可以通过以下措施来得到，一种多通道多相多速率适配FIR数字滤波处理架构，包括：提供系统同步时钟的时钟源单元，并行连接在时钟源单元与并行FIR滤波单元之间的信号分相单元和FIR滤波器系数配置单元，以及并行FIR滤波单元连接的延时求和单元，其特征在于：时钟源单元将同步时钟fclk提供给信号分相单元和FIR滤波器系数配置单元，对数据进行预处理；分相单元对多通道输入信号进行分相操作，根据分相数sPath和输入信号数据采样率fs，对分相数据进行处理；FIR滤波器系数配置单元对FIR滤波器系数进行配置输出滤波器系数；并行FIR滤波单元根据信号分相单元输出的分相信号和分相相数，以及FIR滤波器系数配置单元给出的FIR滤波器系数，进行多相并行滤波处理；延时求和单元在选通单元作用下，利用并行FIR滤波单元当前的多相滤波并行技术，分别对滤波处理过程中输出的信号进行延时求和处理，输出多相多速率适配滤波结果。
本发明相比于现有技术具有如下有益效果。
本发明采用并行连接在时钟源单元与FIR滤波单元之间的信号分相单元和FIR滤波器系数配置单元以及与FIR滤波单元串联的延时求和单元，可以在同一种硬件架构下处理多种速率的输入信号，完成各类滤波功能。
本发明采用时钟源单元将同步时钟fclk提供给信号分相单元和FIR滤波器系数配置单元，信号分相单元号根据数据采样率fs对多通道输入信进行分相操作，可匹配多通道多相数输入数据，FIR滤波器系数配置单元根据分相数sPath，对FIR滤波器进行系数配置，FIR滤波单元和延时求和单元对信号分相单元的输出信号进行多相并行滤波处理其最大优势在于：当输入信号的数据速率提高，进而引起输入数据的分相数增大时，可以在不改变FIR滤波器处理架构的情况下，自动适配分相数，完成多相滤波器功能。
本发明利用当前的多相滤波并行技术，通过选通单元分别对滤波处理过程中的输入和输出信号进行控制，输出多相结果，可灵活适配多速率信号的多相FIR滤波器结构，完成可灵活调控的多速率并行FIR滤波功能。与传统方案相比，提供的FIR滤波器架构继承了传统方案硬件开销小、数据吞吐率高的特点，同时大大改善了变采样率系统的处理效率和灵活性，并且该架构可移植性高，能够在各类信号处理功能模块中应用。
本发明可以采取同一种滤波处理架构自动适配不同采样率信号，灵活性高，适用范围广，具有很强的工程意义。
本发明可适用于多通道信号处理，其通道数在满足相数的整倍数这一条件下可任意扩展。
附图说明
下面结合附图和实施例对发明进一步说明，
图1是本发明多通道多相FIR数字滤波处理架构示意图；
图2是图1的并行FIR滤波单元架构图；
图3是图2滤波器1/2/3/4的结构示意图；
图4是延时求和单元架构。
为使本发明的目的、技术方法及优点更加详细清楚，下面结合附图和实施例对发明进一步说明。
具体实施方式
参阅图1、图2。在以下描述的优选实施例中，一种多通道多相多速率适配FIR数字滤波处理架构，包括：提供系统同步时钟的时钟源单元，并行连接在时钟源单元与并行FIR滤波单元之间的信号分相单元和FIR滤波器系数配置单元，以及并行FIR滤波单元连接的延时求和单元。时钟源单元将同步时钟fclk提供给信号分相单元和FIR滤波器系数配置单元，对数据进行预处理；分相单元对多通道输入信号进行分相操作，根据分相数sPath和输入信号数据采样率fs，对分相数据进行处理；FIR滤波器系数配置单元对FIR滤波器系数进行配置输出滤波器系数；并行FIR滤波单元根据信号分相单元输出的分相信号和分相相数，以及FIR滤波器系数配置单元给出的FIR滤波器系数，进行多相并行滤波处理；延时求和单元在选通单元作用下，利用并行FIR滤波单元当前的多相滤波并行技术，分别对滤波处理过程中输出的信号进行延时求和处理，输出多相多速率适配滤波结果。
如图2所示，并行FIR滤波单元采用多个并行FIR滤波器结构，滤波器1、滤波器2、滤波器3、滤波器4，滤波器个数可根据实际需求相数添加旁路任意扩展，并行输出处理输出信号。
信号分相单元输入信号支持多路输入，路数与相数的乘积满足≤通道数，输出的分相信号和分相数sPath＝fs/fclk，将一路输入信号按相分配至sPath数量的通道内。
FIR滤波器系数配置单元在FIR滤波器系数配置中，根据分相数sPath，配置FIR滤波器系数，令原始FIR滤波器系数为[h(1),h(2),h(3),...,h(N)]，将该FIR滤波器系数分为分相数sPath相，重组为实际使用的滤波器系数H。
参阅图3。滤波器相比普通FIR滤波器有以下三点结构的改变：(1)根据系统需适配的相数添加输出通道，(2)延时求和单元在信号输入与的延时器D之间添加选通器，把输入端两个串联通道上的延时器D之间并联乘法器和加法器作为并联回路输出1，并联回路输出1延时器D通过选通1串联两个延时器D，每个延时器D输出端并联乘法器和加法器，加法器上的选通1通过顺次串联的三个加法器组成并联回路输出2，并联回路输出2的延时器D通过选通2输出端与并联乘法器和加法器与两个加法器之间的通道2并联，以后端并联乘法器和加法器…通道N并联乘法器和加法器组成输出并联回路输出N；(3)在信号输出与加法器之间添加选通单元的选通器，输出通道数N为所有相数的最小公倍数，延时器D的个数由滤波器阶数决定，信号输入与延时器D之间的选通器根据信号相数选择输入信号或延时器D的输出作为下一延时器D的输入。输出通道与加法器之间的选通器根据信号相数0或选择加法器的输出作为下一加法器的输入。实际使用中延时器D的个数可根据实际情况进行增减，滤波器的输入信号由信号分相单元给出；滤波器的系数由FIR滤波器系数配置单元给出。
注意：图3仅给出一个滤波器的结构示意图，其他滤波器与图3完全一致，所需滤波器个数由输入信号的相数决定。
在延时求和处理中，延时求和单元根据相数sPath进行对滤波器输出信号进行延时与求和处理，具体计算公式如下：
式中,Y1至Yn为延时求和处理单元的输出，等号右侧为计算公式，yij表示并行FIR滤波处理单元中第i个滤波器的第j路输出信号，D(·)表示对信号进行一个快拍的延时。
在可选的实施例中，以适配1、2、4相数据，4通道为例。
信号分相单元的输入信号为x(t)＝cos(2πfclkt)，t＝n/fs，对该输入信号进行分相：分相数sPath＝fs/fclk，其中，fclk表示时钟源单元提供的时钟信号，本实施例取fclk＝240e6，fs表示信号真实采样率，本实施例可适配fs＝240e6,480e6,960e6三种情况，分别对应1、2、4相。
FIR滤波器系数配置单元根据分相数sPath配置FIR滤波器系数，考虑16抽头FIR实现低通滤波，一般情况下，16抽头FIR低通滤波器可设计为H＝[h1,h2,h3,…,h16]。
现在通过FIR滤波器系数配置单元，在不同相数下，对滤波器系数进行重新配置，配置结果如下表所示：
表1 1、2、4相滤波器系数配置
实施例为适应1、2、4相情况，并行FIR滤波单元采用4个并行滤波器架构，每个滤波器均为16抽头，信号输入端和输出端各配置4个选通器，分别在第4、8、12、16个抽头的位置。每个滤波器系数按照上表所示进行配置。
并行FIR滤波单元按照信号分相单元输出的信号相数对滤波器进行配置，然后对信号分相单元输出的分相信号送入如图3所示的滤波器中，输出滤波结果，此时，共4个滤波器，每个滤波器提供4个输出信号，可将其命名为
y1_1,y1_2,y1_3,y1_4,…,y4_1,y4_2,y4_3,y4_4，其中yi_j表示第i个滤波器的第j个输出。
延时求和处理：延时求和单元根据相数sPath对并行FIR滤波单元的输出信号y1_1～y4_4进行延时求和处理得到最终的输出信号，输出信号y的具体计算公式如下表
以上对本发明实施例进行了详细介绍，本文中应用了具体实施方式对本发明进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及设备；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种多通道多相多速率适配FIR数字滤波处理架构，包括：提供系统同步时钟的时钟源单元，并行连接在时钟源单元与并行FIR滤波单元之间的信号分相单元和FIR滤波器系数配置单元，以及并行FIR滤波单元连接的延时求和单元，其特征在于：时钟源单元将同步时钟fclk提供给信号分相单元和FIR滤波器系数配置单元，对数据进行预处理；分相单元对多通道输入信号进行分相操作，根据分相数sPath和输入信号数据采样率fs，对分相数据进行处理；FIR滤波器系数配置单元对FIR滤波器系数进行配置输出滤波器系数；并行FIR滤波单元根据信号分相单元输出的分相信号和分相相数，以及FIR滤波器系数配置单元给出的FIR滤波器系数，进行多相并行滤波处理；延时求和单元在选通单元作用下，利用并行FIR滤波单元当前的多相滤波并行技术，分别对滤波处理过程中输出的信号进行延时求和处理，输出多相多速率适配滤波结果；延时求和单元在信号输入与延时器D之间添加选通器，把输入端两个串联通道上的延时器D之间并联乘法器和加法器作为并联回路输出1，并联回路输出1延时器D通过选通1串联两个延时器D，每个延时器D输出端并联乘法器和加法器，加法器上的选通1通过顺次串联的三个加法器组成并联回路输出2，并联回路输出2的延时器D通过选通2输出端与并联乘法器和加法器与两个加法器之间的通道2并联，以后端并联乘法器和加法器…通道N并联乘法器和加法器组成输出并联回路输出N。
2.如权利要求1所述的多通道多相多速率适配FIR数字滤波处理架构，其特征在于：信号分相单元输入信号支持多路输入，路数与相数的乘积满足≤通道数，输出的分相信号和分相数sPath＝fs/fclk，将一路输入信号按相分配至sPath数量的通道内。
3.如权利要求1所述的多通道多相多速率适配FIR数字滤波处理架构，其特征在于：FIR滤波器系数配置单元在FIR滤波器系数配置中，根据分相数sPath，配置FIR滤波器系数，令原始FIR滤波器系数为[h(1),h(2),h(3),...,h(N)]，将该FIR滤波器系数分为分相数sPath相，重组为实际使用的滤波器系数H。
4.如权利要求1所述的多通道多相多速率适配FIR数字滤波处理架构，其特征在于：在信号输出与加法器之间添加选通单元的选通器，输出通道数N为所有相数的最小公倍数，延时器D的个数由滤波器阶数决定，信号输入与延时器D之间的选通器根据信号相数选择输入信号或延时器D的输出作为下一延时器D的输入，输出通道与加法器之间的选通器根据信号相数0或选择加法器的输出作为下一加法器的输入；实际使用中延时器D的个数根据实际情况进行增减，滤波器的输入信号由信号分相单元给出；滤波器的系数由FIR滤波器系数配置单元给出乘法器的因子。
5.如权利要求1所述的多通道多相多速率适配FIR数字滤波处理架构，其特征在于：在延时求和处理中，延时求和单元根据相数sPath进行对滤波器输出信号进行延时与求和采用如下计算公式计算的相数sPath对并行FIR滤波单元的输出信号Y1至Yn：
式中,n＝相数sPath，上式等号右侧为计算公式，yji表示并行FIR滤波处理单元中第i个滤波器的第j路输出信号，D(·)表示对信号进行一个快拍的延时。
6.如权利要求1所述的多通道多相多速率适配FIR数字滤波处理架构，其特征在于：延时求和处理：延时求和单元根据相数sPath对并行FIR滤波单元的输出信号进行延时求和处理得到最终的输出信号。
7.如权利要求1所述的多通道多相多速率适配FIR数字滤波处理架构，其特征在于：信号分相单元的输入信号为x(t)＝cos(2πfclkt)，t＝n/fs对该输入信号进行分相：分相数sPath＝fs/fclk，其中，fclk表示时钟源单元提供的时钟信号，fs表示信号真实采样率，适配fs＝240e6,480e6,960e6三种情况，分别对应1、2、4相。
8.如权利要求1所述的多通道多相多速率适配FIR数字滤波处理架构，其特征在于：FIR滤波器系数配置单元根据分相数sPath配置FIR滤波器系数，16抽头FIR低通滤波器设计为H＝[h1,h2,h3,…,h16]，实现低通滤波。
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