CN115064555A - 一种铁电组装栅场效应晶体管的多值存储器件 - Google Patents
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Abstract
本发明涉及一种铁电组装栅场效应晶体管的多值存储器件，包括：衬底层；以及依次层叠设置在衬底层表面的组装栅介质和栅电极；其中，组装栅介质包括介电层以及若干组铁电模块，铁电模块沿着沟道方向间隔设置在介电层内；根据漏极电压的不同控制组装栅介质中极化翻转的铁电模块的数目。本发明的铁电组装栅场效应晶体管的多值存储器件，可以实现3‑bit及以上的高密度多值存储，且各存储态呈现分立的特征，可以有效避免存储器件在受到制备工艺涨落、环境温度涨落、串扰电场以及器件微疲劳导致的极化翻转出现扰动的时候，出现读取错误的问题。
Description
技术领域
本发明属于铁电存储器件技术领域，具体涉及一种铁电组装栅场效应晶体管的多值存储器件。
背景技术
铁电栅场效应晶体管(FeFET)具有读写速度快、存储密度高、抗辐照性能好等优点，尤其是近年来得到了迅速的发展。随着物联网、大数据、人工智能等领域的迅速发展，进一步提高器件的存储密度是必然趋势。可以通过缩小器件尺寸来提升存储器的集成密度。
2016年，格罗方德公司成功地将氧化铪基FeFET嵌入28nm前栅CMOS工艺中，获得了存储密度为64kbit的存储阵列。2018年中国科学院微电子研究所率先报道了10nm工艺节点的HfO2基FinFET。但是这些结果中，单个器件均只实现了“1”和“0”2个状态。然而随着器件的沟道尺寸已逐渐逼近其物理极限，开发更先进纳米节点的工艺难度日益加剧，如何进一步提高存储密度、降低成本是产研界均高度关注的问题。
多值存储技术是提升存储容量的另一途径，即在单个器件中实现多个存储状态，如在单个器件中分别实现“00”、“01”、“10”以及“11”便实现了4个状态。利用不同的栅电压使铁电薄膜在不同脉冲宽度/幅值下实现不同的剩余极化状态，可以获得多个存储态。目前基于铁电栅结构，均是采用在沟道上形成一层均匀的铁电薄膜，不同电压作用下铁电薄膜中发生的畴翻转数量不同，导致晶体管的阈值电压不同，以此来实现多个存储状态。
现有基于铁电存储器实现的多值存储技术中，铁电栅薄膜由多个不同矫顽电场的铁电畴组成，在不同幅值和宽度的脉冲电压作用下，发生的畴翻转的数量不同，以此来实现多个状态的存储。铁电薄膜中矫顽电场的分布通常是连续的，所以随着栅压的增大，极化态的变化基本也是连续的。该特性导致目前多值铁电存储技术中，存在存储状态数目和抗干扰能力相互限制的问题。例如当存储态增加至3-bit，即8个状态时，每个态之间的极化和沟道电导的差异减小。当器件处于初步疲劳，或者制备工艺存在涨落、或者工作环境(如电场、温度等)出现扰动时，器件的多值存储可靠性将受到影响，易发生读取错误。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种铁电组装栅场效应晶体管的多值存储器件。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种铁电组装栅场效应晶体管的多值存储器件，包括：
衬底层；以及
依次层叠设置在所述衬底层表面的组装栅介质和栅电极；
其中，所述组装栅介质包括介电层以及若干组铁电模块，所述铁电模块沿着沟道方向间隔设置在所述介电层内；根据漏极电压的不同控制所述组装栅介质中极化翻转的铁电模块的数目。
在本发明的一个实施例中，所述衬底层包括间隔设置的源区、漏区和位于所述源区和所述漏区之间的沟道区；
所述沟道方向为所述源区至所述漏区的方向；
所述组装栅介质位于所述沟道区上。
在本发明的一个实施例中，所述组装栅介质与所述沟道区之间设置有缓冲层，所述缓冲层的厚度为0.5-3nm。
在本发明的一个实施例中，所述沟道区包括平面半导体沟道区、三维结构的Fin结构的沟道区、GAA结构的沟道区、或MBC多桥通道的沟道区中的任意一种。
在本发明的一个实施例中，所述铁电模块为条状铁电模块，所述条状铁电模块的长边与所述沟道方向垂直。
在本发明的一个实施例中，所述铁电模块包括若干铁电子模块，若干所述铁电子模块沿着与所述沟道方向垂直的方向间隔设置。
在本发明的一个实施例中，所述介电层的材料为线性介电材料，包括CeO2、Al2O3、HfO2、La2O3、Si3N4、SiO2、TiO2、SrTiO3和ZrO2中的至少一种。
在本发明的一个实施例中，所述铁电模块的材料为具有非易失性极化翻转特性的铁电材料，包括BiFeO3、BaTiO3、铁电相HfO2、PVDF、SrBi2Ta2O9或PbZrxTi1-xO3，x＝0-1中的至少一种。
在本发明的一个实施例中，所述组装栅介质的厚度为1-60nm；
沿着所述沟道方向，所述铁电模块的宽度为1-50nm，相邻两个铁电模块之间的宽度为1-50nm。
本发明提供了一种存储器擦写与读取方法，适用于上述任一实施例所述的铁电组装栅场效应晶体管的多值存储器件，其中，
在擦的过程中，所述铁电组装栅场效应晶体管的栅极电压VGS置于高电平，漏极电压VDS为低电平，以实现所述组装栅介质中铁电模块的极化全部翻转至指向沟道的方向；
在写的过程中，所述铁电组装栅场效应晶体管的栅极电压VGS置于低电平，漏极电压VDS为不同的高电平，随着漏极电压VDS的增大，所述组装栅介质中靠近漏区的铁电模块的极化翻转的数目增多，使得所述组装栅介质处于分立且不同的极化翻转状态，以实现不同信息状态的存储；
在读取过程中，所述铁电组装栅场效应晶体管的漏极电压VDS置于低电平，栅极电压VGS分别置于不同的读取电压Vread，读取沟道电流，根据沟道的导通状态，判断所述铁电组装栅场效应晶体管的阈值电压与读取电压Vread的关系，通过二分法判断所述铁电组装栅场效应晶体管的阈值电压，以判断存储器的存储状态。
与现有技术相比，本发明的有益效果在于：
本发明的铁电组装栅场效应晶体管的多值存储器件，可以实现3-bit及以上的高密度多值存储，且各存储态呈现分立的特征，可以有效避免存储器件在受到制备工艺涨落、环境温度涨落、串扰电场以及器件微疲劳导致的极化翻转出现扰动的时候，出现读取错误的问题。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种铁电组装栅场效应晶体管的多值存储器件的结构示意图；
图2是本发明实施例提供的一种组装栅介质的俯视图；
图3是本发明实施例提供的另一种组装栅介质的俯视图；
图4是本发明实施例提供的二分法判断存储器的存储状态的示意图；
图5是本发明实施例提供的存储器件在擦写状态下的组装栅介质的相场仿真结果。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种铁电组装栅场效应晶体管的多值存储器件进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
实施例一
请结合参见图1-图3，图1是本发明实施例提供的一种铁电组装栅场效应晶体管的多值存储器件的结构示意图；图2是本发明实施例提供的一种组装栅介质的俯视图；图3是本发明实施例提供的另一种组装栅介质的俯视图。如图所示，本实施例的铁电组装栅场效应晶体管的多值存储器件包括：衬底层100，以及依次层叠设置在衬底层100表面的组装栅介质200和栅电极300。
在本实施例中，组装栅介质200包括介电层201以及若干组铁电模块202，铁电模块202沿着沟道方向间隔设置在介电层201内。根据漏极电压的不同控制组装栅介质200中极化翻转的铁电模块202的数目。
在一些实施例中，衬底层100包括间隔设置的源区101、漏区102和位于源区101和漏区102之间的沟道区103，从源区101至漏区102的方向为沟道方向。在这种情况下，组装栅介质200位于沟道区103上。
可选地，衬底层100为硅(Si)衬底、SOI衬底、砷化镓(GaAs)衬底、氮化镓(GaN)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。衬底100也可以是掺杂衬底。例如，可以是N型掺杂衬底。
需要说明的是，沟道区103可以是如图1所示的平面半导体沟道区，也可以是三维结构的Fin结构的沟道区、GAA结构的沟道区或MBC多桥通道的沟道区。
在其他实施例中，组装栅介质200与沟道区103之间设置有缓冲层400，缓冲层400的厚度为0.5-3nm。可选地，缓冲层400为致密氧化硅缓冲层，该缓冲层可以防止铁电模块202和沟道区103之间的材料扩散，避免形成较差的界面层，有利于改善组装栅介质200的性能。
可选地，介电层201的材料为线性介电材料，包括CeO2、Al2O3、HfO2、La2O3、Si3N4、SiO2、TiO2、SrTiO3和ZrO2中的至少一种。铁电模块202的材料为具有非易失性极化翻转特性的铁电材料，包括BiFeO3、BaTiO3、铁电相HfO2、PVDF、SrBi2Ta2O9或PbZrxTi1-xO3，x＝0-1中的至少一种。
进一步地，结合参加图2和图3所示的组装栅介质的俯视图，铁电模块202可以是条状铁电模块，该条状铁电模块的长边与沟道方向垂直。在一些实施例中，铁电模块202包括若干铁电子模块，若干铁电子模块沿着与沟道方向垂直的方向间隔设置。
可选地，组装栅介质200的厚度为1-60nm；沿着沟道方向，铁电模块202的宽度为1-50nm，相邻两个铁电模块202之间的宽度，即就是相邻两个铁电模块202之间的介电层201的宽度为1-50nm。
需要说明的是，沿着沟道方向与源区101以及漏区102相邻的对应位置处的组装栅介质200可以是介电层201也可以是铁电模块202。如图2所示的组装栅介质，其中，铁电子模块的个数以及沿着与沟道方向垂直的方向设置的相邻铁电子模块的间隔距离与沟道的长度相关，在此不做限制。
本实施例的铁电组装栅场效应晶体管的多值存储器件，沿着晶体管沟道方向，从源区到漏区的组装栅介质可以看做是铁电模块/介电层交替组成，每一个铁电模块都被介电层分隔开。在进行电压擦写的时候，给栅极和漏极施加一定的栅压，沿着沟道方向将形成连续变化的表面电势，即靠近漏区的栅介质承受的电场较小，靠近源区的栅介质承受的电场较大，就可通过控制漏极电压VDS来调控栅极铁电极化翻转的区域，使晶体管处于不同的阈值电压，实现多个存储状态。而且，由于介电层的隔离作用，该铁电组装栅场效应晶体管的多值存储器件实现多值存储状态的变化是不连续的。
本实施例还提供了一种存储器擦写与读取方法，适用于上述的铁电组装栅场效应晶体管的多值存储器件，其中，在擦的过程中，铁电组装栅场效应晶体管的栅极电压VGS置于高电平，漏极电压VDS为低电平，以实现组装栅介质中铁电模块的极化全部翻转至指向沟道的方向。
在写的过程中，铁电组装栅场效应晶体管的栅极电压VGS置于低电平，漏极电压VDS为不同的高电平，随着漏极电压VDS的增大，组装栅介质中靠近漏区的铁电模块的极化翻转的数目增多，使得组装栅介质处于分立且不同的极化翻转状态，以实现不同信息状态的存储。
需要说明的是，在写入过程中，设铁电组装栅场效应晶体管的漏极电压VDS分别处于VDS1、VDS2、VDS3…VDSn时，铁电组装栅场效应晶体管分别处于VTH1、VTH2、VTH 3…VTHn。当漏极电压VDS为VDS1与VDS2之间的任意值时，铁电组装栅场效应晶体管始终处于VTH1；当漏极电压VDS为VDS2与VDS3之间的任意值时，铁电组装栅场效应晶体管始终处于VTH2，同样地，当漏极电压VDS为VDSn与VDSn-1之间的任意值时，晶体管始终处于VTHn。
在本实施例中，漏极电压VDS的脉冲幅值范围为0.1-20V，脉冲宽度为0.5ns-1ms。
在读取过程中，铁电组装栅场效应晶体管的漏极电压VDS置于低电平，栅极电压VGS分别置于不同的读取电压Vread，读取沟道电流，根据沟道的导通状态，判断铁电组装栅场效应晶体管的阈值电压与读取电压Vread的关系，通过二分法判断铁电组装栅场效应晶体管的阈值电压，以判断存储器的存储状态。
请结合参见图4所示的二分法判断存储器的存储状态的示意图，对如何通过二分法判断铁电组装栅场效应晶体管的阈值电压，以判断存储器的存储状态进行具体说明，如图所示，其中每个存储状态(对应铁电栅中不同极化状态)都对应自己特定的转移特性曲线(即IDS-VGS曲线)。在读取某一个器件时，事先并不知道该存储器件是处于什么存储状态，因此先选择一个位于中间的一个读取电压Vread1加在栅压上，通过读取此时器件的沟道电流IDS来判断存储器件是开态还是关态，其中开态是指沟道电流大于阈值电流ITH，关态是指沟道电流小于阈值电流ITH。阈值电流ITH可以根据器件的特性自己定义，比如对于硅基器件来说通常是指1E-7*(W/L)A，其中W和L分别是器件沟道的宽度和长度。如果此时器件是开态，说明对应的存储状态应该是状态1或2或3。因为如果是状态4，5…n的话，在栅源电压Vgs为读取电压Vread1的位置器件都是处于关态的。那么下一步就进一步选择一个位于状态1，2，3之间的一个读取电压Vread2，此时判断器件是开态还是关态，如果器件是开态，那么存储状态就是状态1。如果器件是关态，那么存储状态就是状态2或者3，就需要再加选择一个读取电压Vread3来进一步判断。以50％的缩小范围逐步寻找，直到确定最终的存储状态。
实施例二
本实施例以基于氧化铪铁电组装栅介质的栅场效应晶体管为例，对实施例一的铁电组装栅场效应晶体管的多值存储器件的制备工艺进行了说明，并通过仿真实验对其多值存储特性进行说明。
具体地，基于氧化铪铁电组装栅介质的栅场效应晶体管的多值存储器件制备工艺包括以下步骤：
步骤1：选取磷掺杂的N型Si(100)衬底作为衬底层；
步骤2：在衬底层上设置有源区和隔离区；
其中，每个器件的有源区被隔离区分别隔开，隔离区为氧化硅绝缘层；有源区包括源区、漏区以及沟道区，其中沟道区位于源区和漏区之间。具体地，源区和漏区为硼掺杂的重掺杂P型硅。
在本实施例中，利用离子注入完成源区和漏区的制备，需要说明的是，在制备源区和漏区之前需要在衬底层上制备假栅结构，一方面实现离子注入的自对准工艺，另一方面防止离子注入至沟道区，源区和漏区的制备完成后需要去除有源区表面的假栅结构。
步骤3：在沟道区上制备厚度为1.5nm的致密氧化硅缓冲层；
步骤4：在氧化硅缓冲层上制备组装栅介质；
具体地，从源区至漏区为交替的锆掺杂氧化铪铁电层和氧化铝介质层。在本实施例中，沿着源区至漏区方向(也就是沟道方向)，周期单元中锆掺杂氧化铪铁电层宽度为10nm，氧化铝介质层的宽度为10nm。组装栅介质；的总长度为150nm，厚度为15nm。
在本实施例中，组装栅介质的制备方法可以为脉冲激光沉积、化学溶液法、化学气相沉积法、原子层沉积、磁控溅射等工艺，其基本原理为交替制备介电与铁电材料，使其发生自限制的生长模式，最终形成两种材料相互嵌入的结构。制备温度为室温至1000℃。可选地，进行原位退火或者快速热退火处理。
步骤5：在组装栅介质上制备金属栅电极；
具体地，金属栅电极为氮化钛/钨叠层金属，厚度分别为10/50nm。
步骤6：在源区和漏区上制备金属硅化物、源区/漏区接触金属以及金属连线；
在本实施例中，源区/漏区接触金属分别为NiSi和钨金属。
需要说明的是，栅极金属可以为氮化钛、氮化钽、钨、钌、铜等，主要根据金属的功函数和电阻率，以及与铁电栅介质的界面性能来选择。源区/漏区接触和金属连线可根据所选择的纳米工艺节点选择，比如TiSi、NiSi、PtSi、RuSi等。
步骤7：在源区/漏区接触金属和组装栅介质之间形成氧化铝隔离层。
对上述多值存储器件的擦写过程进行仿真的结果如图5所示，图5是本发明实施例提供的存储器件在擦写状态下的组装栅介质的相场仿真结果。
首先，给漏区施加一个-10V的脉冲电压，如图5中的(a)图所示的擦除状态下的自组装栅介质的相场仿真结，使组装栅介质中的极化全部翻转为指向沟道，该状态可以定义为“111”。
然后，给漏区施加一个+5V的脉冲电压，根据仿真结果，此时组装栅中靠近漏区的第一个锆掺杂氧化铪的铁电条带区域的极化发生了翻转，变为了指向栅金属电极的方向，该状态可以定义为“110”，如图5中的(b)图所示。
继而，给漏区施加一个+6V的脉冲电压，根据仿真结果，此时组装栅中靠近漏区的第二个锆掺杂氧化铪的铁电条带区域的极化也发生了翻转，变为了指向栅金属电极的方向，该状态可以定义为“101”，如图5中的(c)图所示。
继而，给漏区施加一个+7V的脉冲电压，根据仿真结果，此时组装栅中靠近漏区的第三个锆掺杂氧化铪的铁电条带区域的极化也发生了翻转，变为了指向栅金属电极的方向，该状态可以定义为“100”，如图5中的(d)图所示。
继而，给漏区施加一个+8V的脉冲电压，根据仿真结果，此时组装栅中靠近漏区的第四个锆掺杂氧化铪的铁电条带区域的极化也发生了翻转，变为了指向栅金属电极的方向，该状态可以定义为“001”，如图5中的(e)图所示。
以此类推，随着漏区电压的正向脉冲的幅值不同，分别可以实现“111”、“110”、“101”、、“011”、“001”、“010”、“100”、“000”共8个存储状态。在漏极电压VDS处于5V、6V、7V、8V、9V、10V、11V中相邻两个电压值之间的任一电压时，由于介电层的存在，不会引起下一铁电模块中发生极化，因此，器件具有更优异的抗干扰特性。
本发明的铁电组装栅场效应晶体管的多值存储器件，可以实现3-bit及以上的高密度多值存储，且各存储态呈现分立的特征，可以有效避免存储器件在受到制备工艺涨落、环境温度涨落、串扰电场以及器件微疲劳导致的极化翻转出现扰动的时候，出现读取错误的问题。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种铁电组装栅场效应晶体管的多值存储器件，其特征在于，包括：
衬底层；以及
依次层叠设置在所述衬底层表面的组装栅介质和栅电极；
其中，所述组装栅介质包括介电层以及若干组铁电模块，所述铁电模块沿着沟道方向间隔设置在所述介电层内；根据漏极电压的不同控制所述组装栅介质中极化翻转的铁电模块的数目。
2.根据权利要求1所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，
所述衬底层包括间隔设置的源区、漏区和位于所述源区和所述漏区之间的沟道区；
所述沟道方向为所述源区至所述漏区的方向；
所述组装栅介质位于所述沟道区上。
3.根据权利要求2所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，所述组装栅介质与所述沟道区之间设置有缓冲层，所述缓冲层的厚度为0.5-3nm。
4.根据权利要求2所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，所述沟道区包括平面半导体沟道区、三维结构的Fin结构的沟道区、GAA结构的沟道区、或MBC多桥通道的沟道区中的任意一种。
5.根据权利要求1所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，所述铁电模块为条状铁电模块，所述条状铁电模块的长边与所述沟道方向垂直。
6.根据权利要求1所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，所述铁电模块包括若干铁电子模块，若干所述铁电子模块沿着与所述沟道方向垂直的方向间隔设置。
7.根据权利要求1所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，所述介电层的材料为线性介电材料，包括CeO2、Al2O3、HfO2、La2O3、Si3N4、SiO2、TiO2、SrTiO3和ZrO2中的至少一种。
8.根据权利要求1所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，所述铁电模块的材料为具有非易失性极化翻转特性的铁电材料，包括BiFeO3、BaTiO3、铁电相HfO2、PVDF、SrBi2Ta2O9或PbZrxTi1-xO3，x＝0-1中的至少一种。
9.根据权利要求1所述的铁电组装栅场效应晶体管的多值存储器件，其特征在于，所述组装栅介质的厚度为1-60nm；
沿着所述沟道方向，所述铁电模块的宽度为1-50nm，相邻两个铁电模块之间的宽度为1-50nm。
10.一种存储器擦写与读取方法，其特征在于，适用于上述权利要求1-9任一项所述的铁电组装栅场效应晶体管的多值存储器件，其中，
在擦的过程中，所述铁电组装栅场效应晶体管的栅极电压VGS置于高电平，漏极电压VDS为低电平，以实现所述组装栅介质中铁电模块的极化全部翻转至指向沟道的方向；
在写的过程中，所述铁电组装栅场效应晶体管的栅极电压VGS置于低电平，漏极电压VDS为不同的高电平，随着漏极电压VDS的增大，所述组装栅介质中靠近漏区的铁电模块的极化翻转的数目增多，使得所述组装栅介质处于分立且不同的极化翻转状态，以实现不同信息状态的存储；
在读取过程中，所述铁电组装栅场效应晶体管的漏极电压VDS置于低电平，栅极电压VGS分别置于不同的读取电压Vread，读取沟道电流，根据沟道的导通状态，判断所述铁电组装栅场效应晶体管的阈值电压与读取电压Vread的关系，通过二分法判断所述铁电组装栅场效应晶体管的阈值电压，以判断存储器的存储状态。
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