CN114361257A - 一种高速度、高耐久、低涨落的FeFET及其制备方法 - Google Patents
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Abstract
本发明公开一种高速度、高耐久、低涨落的FeFET及其制备方法，属于半导体技术领域。本发明首先利用刻蚀高k栅介质使其形成多个沟槽，之后在沟槽中生长铁电HZO，再用化学机械抛光减薄至特定尺寸并退火的方法制备FeFET栅叠层。本发明每个沟槽内生长的铁电HZO单相性高，甚至接近单晶，极化取向及极化翻转一致性非常高，有利于提升FeFET的读写速度，降低器件与器件之间的涨落，且利用氧化物半导体作为沟道，可消除界面层的存在，提升FeFET的保持特性和耐久特性。本发明制备工艺与CMOS后端工艺兼容完全兼容，有望和CMOS逻辑电路混合集成。
Description
技术领域
本发明属于微纳电子学技术领域，具体涉及一种基于新型栅结构的高速度、高耐久、低涨落的FeFET及其制备方法。
背景技术
当今时代是数字化的时代，物联网、生物医疗、自动驾驶、云计算等技术的发展需要数据计算及存储能力的进一步提高。在传统冯诺依曼架构体系中，数据的计算与存储彼此分离，其传输使得功耗增加的同时也制约了算力的发展。实现新型低功耗、高密度、高速度的存储器，并发展基于新器件存算一体架构，是打破“存储墙”瓶颈的重要手段之一。在此机遇与挑战下，各种新型存储应运而生，包括铁电存储器(FeFET/FeRAM)、阻变存储器(RRAM)、相变存储器(PCRAM)、磁存储器(MRAM)等，其中，氧化铪基铁电存储器以其读写速度快、低功耗、集成潜力高、非易失等优点而被学术界和工业界广为关注，被认为是后摩尔时代最有潜力的新型存储器之一。
然而，新型氧化铪基铁电存储也面临着诸多挑战。首先，氧化铪基FeFET耐久性不高，这一方面是由于氧化铪基铁电材料矫顽场较大，饱和极化较高导致器件工作电压高，大电压下电荷注入和缺陷的生成加剧，使得氧化铪基FeFET耐久性退化。另一方面，铁电层与沟道、之间存在低k界面层，其分压较高，加剧了电荷注入及缺陷生成，这也是导致氧化铪基FeFET耐久性退化的重要原因之一。此外，氧化铪基铁电材料极化翻转一致性差，这限制了FeFET的读写速度。从材料物理角度看，这归因于氧化铪基铁电材料物相分布不均。氧化铪基铁电材料具有多态性，通常m，o，t三相共存但仅有o相为极化相，贡献铁电性，三种物相随机分布在铁电栅介质中，o相晶粒所处环境不同，极化翻转势垒差别较大，极化翻转一致性差，这限制了氧化铪基FeFET的读写速度。最后，铁电材料物相分布不均以及电畴随机成核的物理过程也导致氧化铪基FeFET器件与器件之间涨落较大。因此，如何设计实现高速度、高耐久、低涨落的FeFET显得尤为重要和迫切。
发明内容
本发明的目的在于提出一种基于新型栅结构的高速度、高耐久、低涨落的FeFET的设计及制备方法。
具体的，本发明的技术方案如下：
一种高速度、高耐久、低涨落的FeFET，其结构主要包括一绝缘衬底，衬底上是经光刻与刻蚀图形化的背栅材料，背栅材料上是高k栅介质材料，所述高k栅介质材料设有多个沟槽，每个沟槽长、宽尺寸为6nm～18nm，所述沟槽里生长铁电HZO，所述高k栅介质材料的厚度为3～10nm，所述高k栅介质材料上是氧化物半导体沟道，氧化物半导体沟道上方两侧分别是源、漏接触金属。
其中的绝缘衬底不作为功能层，选择要求相对宽泛，包括但不限于Si/SiO2、BN、STO、LAO、YSZ等材料。
进一步，背栅材料可以选用Pt、TiN、TaN、W等常见金属，还可选用重掺杂的硅或锗以及导电氧化物，如LSMO、Nb-STO、RuO2等。
进一步，高k栅介质材料可选用Al2O3、HfO2、ZrO2等材料。
进一步，氧化物半导体沟道可选用IGZO、IWO、ITO、ZnO2等材料。
进一步，源、漏金属应与氧化物半导体形成良好的欧姆接触，降低接触电阻，可供选择的金属包括但不限于Al、Sc、Pt、Cr、Pd、Au、Ti等材料。
进一步，背栅材料厚度一般为20nm～50nm，氧化物半导体沟道厚度约为10nm～30nm，沟道上方的左右两侧的源、漏金属厚度为30nm～70nm。
本发明还提供了上述FeFET的制备方法，包括以下步骤：
(1)在绝缘衬底上通过溅射/物理气相沉积(PVD)/原子层沉积(ALD)等方法制备背栅材料并通过光刻、刻蚀的方法使之图形化；
(2)利用原子层沉积(ALD)淀积高k栅介质材料，厚度为3～10nm；
(3)利用光刻与干法刻蚀定义若干方形沟槽，沟槽长、宽尺寸为6nm～18nm
(4)利用原子层沉积(ALD)生长铁电HZO(Hf:Zr＝1:1)，之后利用化学机械抛光(CMP)，使其形成高k栅介质内嵌HZO的栅结构；
(5)利用原子层沉积(ALD)或物理气相沉积(PVD)生长金属应力层，快速热退火激活HZO铁电性，之后利用湿法腐蚀去除金属应力层；
(6)在栅介质材料上旋涂光刻胶，利用光刻定义有源区位置，之后生长氧化物半导体材料并剥离；
(7)利用光刻在氧化物半导体材料上方两侧定义源、漏金属的位置，之后通过物理气相沉积(PVD)、溅射、蒸镀等方法生长源、漏金属并剥离，源、漏金属之间的有源区即为沟道。
本发明在快速热退火过程中，沟槽会对HZO晶粒尺寸形成限制，抑制m相的形成。但沟槽中HZO缺少来自顶部的应力，利用上述步骤(3)中的金属应力层可弥补顶部应力的缺失，进一步优化沟槽中HZO晶粒的单相性。因此，上述步骤(3)中金属应力层要求金属晶体学取向一致性高且热膨胀系数与HZO相差较大，从而在快速热退火过程中能提供额外的应力限制m相晶粒的生长。可选用的金属包括但不限于：TiN、TaN、W、Ru等材料。金属应力层的去除可利用强酸化学试剂选择性腐蚀。
上述工艺步骤(3)中，退火温度在550℃～800℃之间，退火时间约为30s～120s，退火温度和退火时间的组合必须保证HZO充分结晶并保证o相晶粒充分生长，因此若退火温度接近550℃，则退火时间应接近120s，若退火温度接近800℃，则退火时间应接近30s。
本发明工艺步骤与CMOS后端工艺兼容完全兼容，使得上述提出的新型栅结构的高速度、高耐久、低涨落的FeFET可以和CMOS逻辑电路一体化集成。
本发明首先利用刻蚀高k栅介质使其形成方形沟槽，之后在沟槽中生长铁电HZO(Hf:Zr＝1:1)，再用化学机械抛光(CMP)减薄至特定尺寸并退火的方法制备FeFET栅叠层。对于Zr掺杂的氧化铪基铁电薄膜，尽管o相的生成与氧含量、应力、退火温度等工艺条件有关，但本质上来看是此过程有强烈的尺寸驱动性，第一性原理计算表明存在晶粒临界尺寸Ct，当晶粒尺寸大于Ct时，材料中m相的占比最大，当晶粒尺寸小于Ct时，材料中t相占比最大，对于铁电HZO而言，Ct约为18nm。t相作为o相生成的过渡相，本发明沟槽将限制HZO中最大晶粒尺寸，使得m相无法生成。在此基础上辅以550℃～800℃高温快速热退火(传统HZO退火温度典型值约为450℃)使晶粒充分生长则可保证t相向o相最大程度的转化。这样做的优势在主要有：
1)每个沟槽内生长的铁电HZO单相性高，甚至接近单晶，极化取向及极化翻转一致性非常高，有利于提升FeFET的读写速度；
2)方形沟槽可通过光刻准确定义其位置，故器件栅叠层中物相分布较为固定，器件自身及器件与器件之间的涨落非常小；
3)FeFET作为存储应用对极化强度大小有一定的要求，该器件可通过控制沟槽密度调控极化强度，以降低器件工作电压，进而提高器件耐久性。
此外，利用高迁移率氧化物半导体替换传统硅作为沟道材料，理论上可完全消除低k界面层的形成，这样做的优势主要在于：
4)避免了界面层分压过高导致器件耐久性退化的问题；
5)减小了屏蔽长度，屏蔽效增强，缓解了退极化场导致的器件保持特性退化的问题。
综上所述，结合栅介质结构优化和半导体沟道材料优化的方法可实现高速度、高耐久、低涨落的FeFET。
本发明的有益效果如下：
一、利用高k栅介质沟槽和高温退火工艺对HZO晶粒尺寸进行了严格调控，有利于获得单相性优良的铁电HZO，提升极化翻转一致性，提高FeFET读写速度。
特征尺寸的沟槽限制了快速热退火过程中晶粒的尺寸，限制了m相晶粒的生长，高温退火工艺促进了t相向极化o相最大程度的转变。因此，高k栅沟槽中的HZO单相性优良，甚至接近o相单晶，其极化翻转一致性高，极化翻转速度快，这有利于提高FeFET的读写速度。
二、沟槽位置可通过光刻精确定义，栅叠层中物相分布较为固定，器件自身及器件与器件之间的涨落非常小。
传统氧化铪基FeFET受制于氧化铪多态性，不同种类的物相相对随机的分布在栅叠层中，不同物相晶粒缺少调控，尺寸涨落大，这造成了器件自身及器件与器件之间的涨落较大，本技术发明对于优化器件涨落具有重大意义。
三、栅叠层的剩余极化Pr可通过沟槽密度调控，有利于提升FeFET的耐久特性。
相对较低的极化强度有利于降低FeFET工作电压，提升FeFET的耐久特性，而较低的剩余极化强度可通过降低沟槽密度来实现。
四、利用氧化物半导体作为沟道，可消除界面层的存在，提升FeFET的保持特性和耐久特性。
在传统氧化铪基FeFET中，铁电材料与硅基沟道之间往往存在一层0.5nm～2nm的界面层，该界面层介电常数较低，分压较高，会加电荷注入及缺陷生成，从而使得器件耐久特性退化；此外，界面层的存在增加了屏蔽长度，屏蔽效应减弱，退极化效应加剧，器件保持特性减弱。将硅基沟道材料替换为氧化物半导体材料，沟道与铁电材料均为氧化物，避免了后续工艺由于温度过高导致的界面层的生成，优化了器件的保持特性和耐久特性。
五、制备工艺与CMOS后端工艺兼容完全兼容，有望和CMOS逻辑电路混合集成。
该结构可于传统芯片的钝化层上实现，并通过通孔和CMOS逻辑器件互连，实现存储-逻辑混合集成。
附图说明
图1是本发明实施例制备的高速度、高耐久、低涨落的FeFET的剖面示意图。
图中：
1——绝缘衬底 2——背栅材料
3——高k栅介质 4——铁电HZO(已激活铁电性)
5——氧化物半导体材料 6——源端金属
7——漏端金属
图2是本发明实施例制备的基于新型栅结构的高速度、高耐久、低涨落的FeFET的各步骤示意图，其中：
(a)是在绝缘衬底上，通过物理气相沉积(PVD)、原子层沉积(ALD)、溅射等方法生长的背栅材料，经光刻与刻蚀图形化后的剖面图；
(b)是在(a)的基础上，利用原子层沉积(ALD)的方法生长的3nm～10nm厚的高k栅介质后的剖面图；
(c)是在(b)的基础上，利用光刻与刻蚀的方法在高k栅介质上定义若干长宽尺寸为6～18nm的方形沟槽后的剖面图；
(d)是在(c)的基础上，利用原子层沉积(ALD)的方法生长30nm厚的铁电HZO(未激活)后的剖面图；
(e)是在(d)的基础上，利用化学机械抛光(CMP)的方法减薄的栅叠层后的剖面图；
(f)是在(e)的基础上，通过物理气相沉积(PVD)、原子层沉积(ALD)、溅射等方法生长金属应力层后的剖面图；
(g)是在(f)的基础上，进行快速热退火激活HZO铁电性并通过湿法腐蚀去除金属应力层后的剖面图；
(h)是在(g)的基础上，通过物理气相沉积(PVD)或者原子层沉积(ALD)的方法氧化物半导体沟道并通过光刻与刻蚀图形化后的剖面图；
(i)是在(h)的基础上，通过物理气相沉积(PVD)或者原子层沉积(ALD)的方法氧化物半导体沟道并通过光刻与刻蚀图形化后的剖面图；
图中：
1——绝缘衬底 2——背栅材料
3——高k栅介质 4——铁电HZO(已激活铁电性)
5——氧化物半导体材料 6——源端金属
7——漏端金属
具体实施方式
下面结合附图，通过实施例对本发明做进一步说明。
如图1所示，所制备的基于新型栅结构的高耐久、低涨落、一致性优良的FeFET包括绝缘衬底、背栅材料、高k栅介质材料，铁电HZO、氧化物半导体沟道、源端金属和漏端金属。其中，图形化的背栅材料位于绝缘衬底上方，带有多个沟槽的高k栅介质材料位于背栅材料上方，沟槽内嵌有铁电HZO，高k栅介质材料上是经图形化的氧化物半导体沟道，氧化物半导体材料上方两侧分别是源端金属和漏端金属。
其制备方法的工艺步骤如图2所示，具体包括：
1)在绝缘衬底1上利用物理气相沉积(PVD)、原子层沉积(ALD)、溅射等方法生长背栅材料20nm～50nm，通过光刻与刻蚀使之图形化，如图(a)所示；
2)利用原子层沉积(ALD)的方法生长的3～10nm的高k栅介质材料，如HfO2或Al2O3等，如图(b)所示；
3)利用光刻方法在高k栅介质上定义若干尺寸为6～18nm的方形区域并刻蚀，使之形成15nm*15nm的方形沟槽，如图(c)所示；
4)利用原子层沉积(ALD)的方法生长的30nm厚的铁电HZO(铁电性尚未激活)，如图(d)所示；
5)利用化学机械抛光(CMP)的方法将凸起部分铁电HZO磨去，形成高k栅介质材料内嵌铁电HZO的栅叠层结构，如图(e)所示；
6)通过物理气相沉积(PVD)、原子层沉积(ALD)、溅射等方法生长金属应力层10nm～30nm，如TiN、TaN、W、Ru等，如图(f)所示；
7)进行快速热退火，退火温度在550℃～800℃之间，退火时间约为30s～120s以激活HZO铁电性并通过湿法腐蚀去除金属应力层，如图(g)所示；
8)通过物理气相沉积(PVD)或者原子层沉积(ALD)的方法沉积10nm～30nm氧化物半导体材料(如IGZO、IWO、ITO、ZnO2等)，利用光刻定义有源区位置，并通过光刻与刻蚀图形化，形成氧化物半导体沟道，如图(h)所示；
9)通过物理气相沉积(PVD)、原子层沉积(ALD)、溅射等方法生长源、漏金属30nm～70nm，可供选择的金属包括但不限于Al、Sc、Pt、Cr、Pd、Au、Ti等材料，之后利用光刻与刻蚀使之图形化，形成氧化物半导体沟道上方两侧源端金属和漏端金属，如图(i)所示。
最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (10)
1.一种FeFET器件，包括一绝缘衬底，其特征在于，绝缘衬底上是经光刻与刻蚀图形化的背栅材料，背栅材料上是高k栅介质材料，所述高k栅介质材料设有多个沟槽，每个沟槽长、宽尺寸为6nm～18nm，所述沟槽里生长铁电HZO，所述高k栅介质材料的厚度为3～10nm，所述高k栅介质材料上是氧化物半导体沟道，氧化物半导体沟道上方两侧分别是源、漏接触金属。
2.如权利要求1所述的FeFET器件，其特征在于，所述绝缘衬底采用Si/Sio2、BN、STO、LAO或YSZ。
3.如权利要求1所述的FeFET器件，其特征在于，所述背栅材料采用Pt、TiN、TaN、W，或重掺杂的硅或锗，以及LSMO、Nb-STO、RuO2。
4.如权利要求1所述的FeFET器件，其特征在于，所述高k栅介质材料采用Al2O3、HfO2或ZrO2。
5.如权利要求1所述的FeFET器件，其特征在于，所述氧化物半导体沟道采用IGZO、IWO、ITO或ZnO2。
6.如权利要求1所述的FeFET器件，其特征在于，所述源、漏金属为Al、Sc、Pt、Cr、Pd、Au或Ti。
7.如权利要求1所述的FeFET器件，其特征在于，所述背栅材料厚度范围为20nm～50nm。
8.如权利要求1所述的FeFET器件，其特征在于，所述氧化物半导体沟道厚度范围为10nm～30nm。
9.如权利要求1所述的FeFET器件的制备方法，其特征在于，包括以下步骤：
1)在绝缘衬底上通过溅射/物理气相沉积/原子层沉积方法制备背栅材料并通过光刻、刻蚀的方法使之图形化；
2)利用原子层沉积淀积高k栅介质材料；
3)利用光刻与干法刻蚀定义若干沟槽；
4)利用原子层沉积淀积铁电HZO，之后利用化学机械抛光，形成沟槽里填充铁电HZO的高k栅介质材料；
5)利用原子层沉积或物理气相沉积生长金属应力层，快速热退火激活铁电HZO的铁电性，之后利用湿法腐蚀去除金属应力层；
6)在高k栅介质材料上旋涂光刻胶，利用光刻定义有源区位置，之后生长氧化物半导体材料并剥离；
7)利用光刻在氧化物半导体材料上方两侧定义源、漏金属的位置，之后通过物理气相沉积、溅射、蒸镀方法生长源、漏金属并剥离，源、漏金属之间的有源区即为沟道。
10.如权利要求9所述的FeFET器件的制备方法，其特征在于，所述金属应力层选自TiN、TaN、W或Ru，所述退火温度在550℃～800℃之间，退火时间约为30s～120s。
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|---|---|---|---|---|
| CN115064555A (zh) * | 2022-06-09 | 2022-09-16 | 西安电子科技大学 | 一种铁电组装栅场效应晶体管的多值存储器件 |
| CN116435343A (zh) * | 2023-04-17 | 2023-07-14 | 西安电子科技大学 | 一种侧壁刻蚀修复的Mos-Type沟槽型功率器件及其制备方法 |
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