CN115064191A - 存储器的驱动电路、驱动方法、存储器及存储系统 - Google Patents

Abstract

本公开实施例提供一种存储器的驱动电路，包括：第一电流镜单元、至少两个第一开关、电压源、第二电流镜单元、第二开关及充电单元，第一电流镜单元在第一开关导通期间，基于电压源传输的参考电流产生输出电流至第二电流镜单元；第二电流镜单元包括：第一半导体电路和第二半导体电路；充电单元一端分别耦接第二开关和第二半导体电路的第一端，另一端耦接第二半导体电路的第三端，在第二开关导通期间，根据输出电流进行充电，以使第二半导体电路的第一端电压与第一半导体电路的第一端电压相等；充电单元在第二开关关断期间进行放电以维持第二半导体电路的第一端电压不变；第二半导体电路在第一开关和第二开关关断期间，输出驱动电流至存储单元。

Description

存储器的驱动电路、驱动方法、存储器及存储系统

技术领域

本公开涉及半导体技术领域，特别涉及一种存储器的驱动电路、驱动方法、存储器及存储系统。

背景技术

对于电流型驱动的存储阵列，在实现读取、编程或擦除操作时需要由驱动电流产生电路产生驱动电流并传输至存储单元，该驱动电流产生电路在使用过程中存在功耗大的问题。

发明内容

根据本公开实施例的第一方面，提供一种存储器的驱动电路，包括：第一电流镜单元、至少两个第一开关、电压源、第二电流镜单元、第二开关以及充电单元；其中，

所述第一电流镜单元，输入端通过第一个所述第一开关耦接所述电压源，输出端通过第二个所述第一开关耦接所述第二电流镜单元的输入端，所述第二电流镜单元的输出端用于耦接存储单元；

所述第一电流镜单元，被配置为在第一个所述第一开关和第二个所述第一开关导通期间，基于所述电压源传输的参考电流产生输出电流并传输至所述第二电流镜单元；

所述第二电流镜单元包括：第一半导体电路和第二半导体电路；其中，所述第一半导体电路的第一端耦接所述第二开关的第一节点，所述第二半导体电路的第一端耦接所述第二开关的第二节点，所述第一半导体电路的第二端耦接第二个所述第一开关，所述第二半导体电路的第二端耦接所述存储单元，所述第一半导体电路的第三端和所述第二半导体电路的第三端耦接；

所述充电单元，一端分别耦接所述第二开关和所述第二半导体电路的第一端，另一端耦接所述第二半导体电路的第三端，被配置为在所述第二开关导通期间，根据所述输出电流进行充电，以使所述第二半导体电路的第一端电压与所述第一半导体电路的第一端电压相等；

所述充电单元，还被配置为在所述第二开关关断期间进行放电，以维持所述第二半导体电路的第一端电压不变；

所述第二半导体电路，被配置为在第一个所述第一开关、第二个所述第一开关和所述第二开关关断期间，输出驱动电流；其中，所述驱动电流传输至所述存储单元。

在一些实施例中，所述存储器的驱动电路，还包括第一使能信号线、第二使能信号线和驱动控制单元；

所述第一使能信号线，被配置为传输第一使能信号；

所述第二使能信号线，被配置为传输第二使能信号；

所述第一开关，耦接所述第一使能信号线，被配置为在所述第一使能信号为高电平时导通，低电平时关断；

所述第二开关，耦接所述第二使能信号线，被配置为在所述第二使能信号为高电平时导通，低电平时关断；

所述驱动控制单元，分别与所述第一使能信号线和所述第二使能信号线耦接，被配置为根据读取操作指令、编程操作指令或擦除操作指令控制所述第一使能信号线传输第一使能信号，且控制所述第二使能信号线传输第二使能信号。

在一些实施例中，所述第一电流镜单元包括：第一电流镜和第二电流镜；其中，

所述第一电流镜和所述第二电流镜的结构相同；

所述第一电流镜的输入端通过第一个所述第一开关与所述电压源耦接，所述第一电流镜的输出端与所述第二电流镜的输入端耦接，所述第二电流镜的输出端通过第二个所述第一开关耦接所述第二电流镜单元的输入端。

在一些实施例中，所述存储器的驱动电路还包括：第三个所述第一开关，所述第一电流镜包括第一晶体管和第二晶体管，所述第二电流镜包括第三晶体管和第四晶体管；其中，

所述第一晶体管的栅极与所述第二晶体管的栅极耦接，所述第一晶体管的源极与所述第二晶体管的源极耦接，所述第一晶体管的栅极还与所述第一晶体管的漏极耦接，所述第一晶体管的漏极通过第一个所述第一开关与所述电压源耦接，所述第二晶体管的漏极通过第三个所述第一开关与所述第三晶体管的漏极耦接；

所述第三晶体管的栅极与所述第四晶体管的栅极耦接，所述第三晶体管的源极与所述第四晶体管的源极耦接，所述第三晶体管的栅极还与所述第三晶体管的漏极耦接，所述第四晶体管的漏极与第二个所述第一开关耦接；

所述第一晶体管和所述第二晶体管包括P型晶体管，所述第三晶体管和所述第四晶体管包括N型晶体管。

在一些实施例中，第一半导体电路包括第五晶体管，所述第二半导体电路包括第六晶体管；其中，

所述第五晶体管的栅极与所述第二开关耦接，所述第五晶体管的漏极与第二个所述第一开关耦接，所述第五晶体管的栅极还与所述第五晶体管的漏极耦接；

所述第六晶体管的栅极与所述第二开关耦接，所述第六晶体管的漏极用于耦接所述存储单元；

所述第五晶体管的源极和所述第六晶体管的源极耦接；

所述第五晶体管和所述第六晶体管包括P型晶体管。

在一些实施例中，所述存储器的驱动电路还包括：电压跟随器和第四个所述第一开关；其中，

所述电压跟随器的第一输入端与所述第一半导体电路的第一端耦接，所述电压跟随器的第二输入端与所述电压跟随器的输出端耦接，所述电压跟随器的输出端还与所述第二开关耦接，所述电压跟随器的第一电压端通过第四个所述第一开关与正压端耦接，所述正压端的电压大于0，所述电压跟随器的第二电压端与负压端耦接，所述负压端的电压小于0；

所述电压跟随器，被配置为在第一个所述第一开关、第二个所述第一开关、第四个所述第一开关和所述第二开关导通期间，将所述输出电流传输至所述充电单元，以对所述充电单元进行充电。

在一些实施例中，所述充电单元包括：电容；其中，

所述电容的第一极板分别耦接所述第二开关和所述第二半导体电路的第一端，所述电容的第二极板与所述第一半导体电路的第三端和所述第二半导体电路的第三端耦接。

根据本公开实施例的第二方面，提供一种存储器，包括：

根据上述实施例所述的存储器的驱动电路；以及

多个存储单元，耦接至所述存储器的驱动电路，被配置为根据所述存储器的驱动电路输出的驱动电流实现读取、编程或擦除操作。

根据本公开实施例的第三方面，提供一种存储系统，包括：

根据上述实施例所述的存储器；以及

存储器控制器，耦接至所述存储器，被配置为控制所述存储器。

根据本公开实施例的第四方面，提供一种存储器的驱动方法，所述方法用于驱动如上述实施例所述的存储器，所述驱动方法包括：

控制第一个第一开关和第二个第一开关导通；其中，电压源通过第一个所述第一开关依次耦接第一电流镜单元、第二个所述第一开关和第二电流镜单元；

在第一个所述第一开关和第二个所述第一开关导通期间，第一电流镜单元基于电压源传输的参考电流产生输出电流并传输至所述第二电流镜单元；

控制第二开关导通；其中，所述第二电流镜单元包括：第一半导体电路和第二半导体电路，所述第一半导体电路的第一端耦接所述第二开关的第一节点，所述第二半导体电路的第一端耦接所述第二开关的第二节点，所述第一半导体电路的第二端耦接第二个所述第一开关，所述第二半导体电路的第二端用于耦接存储单元，所述第一半导体电路的第三端和所述第二半导体电路的第三端等电位；

在所述第二开关导通期间，根据所述输出电流对充电单元进行充电，以使第二半导体电路的第一端电压与第一半导体电路的第一端电压相等；其中，所述充电单元，一端分别耦接所述第二开关和所述第二半导体电路的第一端，另一端耦接所述第一半导体电路的第三端和所述第二半导体电路的第三端；

控制所述第二开关关断；

在所述第二开关关断期间，通过所述充电单元放电维持所述第二半导体电路的第一端电压不变；

控制第一个所述第一开关和第二个所述第一开关关断；

在第一个所述第一开关、第二个所述第一开关和所述第二开关关断期间，通过所述第二半导体电路输出驱动电流至所述存储单元。

本公开实施例中，在驱动电路中设置第一开关、第二开关和充电单元，第一电流镜单元和第二电流镜单元的工作时长受到第一开关和第二开关的控制。在第一开关和第二开关均导通时，第一电流镜单元和第二电流镜单元工作，在此期间，对充电单元进行充电，以使第二电流镜单元中第二半导体电路的第一端电压，与第二电流镜单元中第一半导体电路的第一端电压相等，如此，可以实现通过第二半导体电路输出所需驱动电流至存储单元，从而驱动存储单元进行读取、编程或擦除操作。在第二半导体电路的第一端电压与第一半导体电路的第一端电压相等后，关断驱动电路中各开关，第一电流镜单元和第二电流镜单元停止工作，通过对第一开关和第二开关的通断控制实现第一电流镜单元和第二电流镜单元间歇性工作，有利于降低驱动电路的静态功耗，并且，由于充电单元可以在开关关断期间进行放电，维持第二半导体电路的第一端电压不变，因此，第二半导体电路可以持续稳定输出驱动电流至存储单元，满足存储单元的驱动电流需求。

附图说明

图1为根据一示例性实施例示出的一种驱动电流产生电路示意图；

图2为根据一示例性实施例示出的一种存储器的驱动电流产生电路示意图；

图3为根据本公开实施例示出的一种存储器的驱动电路示意图；

图4为根据本公开实施例示出的一种使能信号的时序示意图；

图5为根据本公开实施例示出的又一种存储器的驱动电路示意图；

图6为根据一示例性实施例示出的一种存储器的示意图；

图7为根据一示例性实施例示出的一种存储器系统的示意图；

图8a为根据一示例性实施例示出的一种存储器卡的示意图；

图8b为根据一示例性实施例示出的一种固态驱动器(SSD)的示意图；

图9为根据一示例性实施例示出的存储器的驱动方法的流程示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

驱动电流产生电路用于半导体集成电路中，以产生恒定的驱动电流。在使用驱动电流产生电路的半导体集成电路中，半导体集成电路的运行精度取决于驱动电流产生电路提供恒定的驱动电流的能力，例如，驱动电流产生电路提供的驱动电流的变化越小，半导体集成电路的运行精度越高，半导体集成电路的性能越稳定，因此，需要驱动电流产生电路稳定地产生恒定的驱动电流。

在常规的驱动电流产生电路中，在电压源产生一个参考电流Iref，然后采用电流镜将参考电流Iref按照比例放大为所需的驱动电流。参考图1所示，图1示出的驱动电流产生电路中包括第一级电流镜、第二级电流镜和第三级电流镜，其中，第一级电流镜包括共源共栅的晶体管M1和晶体管M2，晶体管M1和晶体管M2的源极耦接至VSS端(0V)，第二级电流镜包括共源共栅的晶体管M3和晶体管M4，晶体管M3和晶体管M4的源极耦接至VP端(大于0V)，第三级电流镜包括共源共栅的晶体管M5和晶体管M6，晶体管M5和晶体管M6的源极耦接至VN端(小于0V)，VA表示晶体管M5的栅电压，VB表示晶体管M6的栅电压。具体地，电压源VDD产生一个参考电流Iref，经过第一级电流镜、第二级电流镜和第三级电流镜后输出驱动电流Iout。

进一步地，参考图1，对于电流型驱动的存储阵列，驱动电流产生电路中的晶体管M6与晶体管M5之间通常存在较长的金属走线(metal)，可能造成电流传输损耗，因此，驱动电流产生电路中需要通过放大电路来保证电流在较长的金属走线(metal)上的稳定传输。例如，参考图2所示，相较于图1所示的驱动电流产生电路，图2示出的驱动电流产生电路增设了电压跟随器作为放大电路，图2示出的驱动电流产生电路中各级电流镜的连接关系可参考图1的相关说明。参考图2，电压源VDD产生一个参考电流Iref，经过第一级电流镜、第二级电流镜后传输至第三级电流镜中的晶体管M5，由于第三级电流镜中的晶体管M5和晶体管M6之间存在较长的金属走线(metal)，在晶体管M5和晶体管M6之间增设电压跟随器来保证电流的稳定传输，最后通过晶体管M6输出驱动电流Iout至电流型驱动的存储阵列中的存储单元。

对于电流型驱动的存储阵列，在实现读取、编程或擦除操作时需要多路不同电源域的多种电流配合，如此，需要多个如图1或图2所示的驱动电流产生电路构成驱动电路，该驱动电路在使用过程中功耗大，尤其在处于待机模式时，功耗尤其突出。

有鉴于此，本公开实施例提供一种存储器的驱动电路。

参考图3，图3为根据本公开实施例示出的一种存储器的驱动电路100示意图，包括：第一电流镜单元101、至少两个第一开关SW1、电压源VDD、第二电流镜单元102、第二开关SW2以及充电单元103；其中，

第一电流镜单元101，输入端通过第一个第一开关SW1耦接电压源VDD，输出端通过第二个第一开关SW1耦接第二电流镜单元102的输入端，第二电流镜单元102的输出端用于耦接存储单元；

第一电流镜单元101，被配置为在第一个第一开关SW1和第二个第一开关SW1导通期间，基于电压源VDD传输的参考电流产生输出电流并传输至第二电流镜单元102；

第二电流镜单元102包括：第一半导体电路和第二半导体电路；其中，第一半导体电路的第一端耦接第二开关SW2的第一节点，第二半导体电路的第一端耦接第二开关SW2的第二节点，第一半导体电路的第二端耦接第二个第一开关SW1，第二半导体电路的第二端耦接存储单元，第一半导体电路的第三端和第二半导体电路的第三端耦接；

充电单元103，一端分别耦接第二开关SW2和第二半导体电路的第一端，另一端耦接第二半导体电路的第三端，被配置为在第二开关SW2导通期间，根据输出电流进行充电，以使第二半导体电路的第一端电压与第一半导体电路的第一端电压相等；

充电单元103，还被配置为在第二开关SW2关断期间进行放电，以维持所述第二半导体电路的第一端电压不变；

第二半导体电路，被配置为在第一个第一开关SW1、第二个第一开关SW1和第二开关SW2关断期间，输出驱动电流；其中，驱动电流传输至存储单元。

这里，存储器的驱动电路采用两级电流镜结构进行说明，两级电流镜结构包括第一电流镜单元101和第二电流镜单元102，其中，第一电流镜单元101与第二电流镜单元102相互连接，并且第二电流镜单元102输出的驱动电流最终耦合至存储单元。存储器的驱动电路还可以采用其他电流镜结构，例如，栅极滤波电流镜、直流反馈电流镜或遗传演化电流镜等其他结构，本公开在此不作限制。

参考图3，可以在第一电流镜单元101与电压源VDD之间设置第一个第一开关SW1，在第一电流镜单元101与第二电流镜单元102之间设置第二个第一开关SW1。通过第一个第一开关SW1和第二个第一开关SW1的通断来控制第一电流镜单元101是否工作以及是否输出电流至第二电流镜单元102。

具体地，在第一个第一开关SW1导通时，电压源VDD产生一个参考电流Iref，然后经第一个第一开关SW1传输至第一电流镜单元101，第一电流镜单元101可将参考电流Iref按照镜像比例复制或者缩放后输出。这里，第一电流镜单元101的输入电流与输出电流的镜像比例可以为1：1，第一电流镜单元101将参考电流Iref按照镜像比例复制后输出第一电流。

参考图3，在第二个第一开关SW1导通时，第一电流镜单元101输出的第一电流经过第二个第一开关SW1传输至第二电流镜单元102。在一实施例中，第二电流镜单元102包括：第一半导体电路和第二半导体电路，第一半导体电路的第一端与第二半导体电路的第一端之间存在较长的金属走线(metal)，金属走线上设置有第二开关SW2。

示例性地，第二开关SW2包括第一节点和第二节点，第一半导体电路的第一端耦接第二开关SW2的第一节点，第二半导体电路的第一端耦接第二开关SW2的第二节点，其中，第一节点和第二节点在第二开关SW2导通时是电连接的，在第二开关SW2断开时是电绝缘的。

具体地，在第二开关SW2导通时，第一半导体电路的第一端与第二半导体电路的第一端之间导通，此时，第一电流镜单元101输出的第一电流经第一半导体电路与第二开关SW2传输至第二半导体电路的第一端，以通过第二半导体电路输出驱动电流至存储单元。第二电流镜单元102可将第一电流按照镜像比例复制或者缩放后输出，第二电流镜单元100的输入电流与输出电流的镜像比例可以为1：1，第二电流镜单元102将第一电流按照镜像比例复制后输出第二电流，该第二电流作为所需驱动电路传输至存储单元。

需要说明的是，第一电流镜单元101和第二电流镜单元102的镜像比例还可以采用其他比值，本公开在此不作限制。

为了降低存储器的驱动电路的功耗，在第二半导体电路的第一端电压与第一半导体电路的第一端电压相等时，可以断开第二开关SW2，然而断开第二开关SW2会导致第二半导体电路的第一端电压(如图1或图2中晶体管M6的栅电压VB)降低，第二半导体电路可能无法输出所需驱动电流至存储单元，因此，参考图3，本实施例中增设充电单元103，充电单元103的一端分别耦接第二开关SW2和第二半导体电路的第一端，另一端耦接第二半导体电路的第三端，通过充电单元103在第二开关SW2导通期间充电，以使第二半导体电路的第一端电压(如图3中VD)与第一半导体电路的第一端电压(如图3中VC)相等，这样，充电单元103可以在第二开关SW2关断期间维持第二半导体电路的第一端电压(如图3中VD)不变，因此，第二半导体电路可以持续稳定输出驱动电流至存储单元，满足存储单元的驱动需求。

本公开实施例中，在驱动电路中设置第一开关、第二开关和充电单元，第一电流镜单元和第二电流镜单元的工作时长受到第一开关和第二开关的控制。在第一开关和第二开关均导通时，第一电流镜单元和第二电流镜单元工作，在此期间，对充电单元进行充电，以使第二电流镜单元中第二半导体电路的第一端电压，与第二电流镜单元中第一半导体电路的第一端电压相等，如此，可以通过第二半导体电路输出驱动电流至存储单元，实现驱动存储单元进行读取、编程或擦除操作。随后关断驱动电路中各开关，第一电流镜单元和第二电流镜单元停止工作，通过对第一开关和第二开关的通断控制实现第一电流镜单元和第二电流镜单元间歇性工作，有利于降低驱动电路的静态功耗，并且，由于充电单元可以在开关关断期间进行放电，维持第二半导体电路的第一端电压不变，因此，第二半导体电路可以持续稳定输出驱动电流至存储单元，满足存储单元的驱动需求。

在一些实施例中，参考图3，存储器的驱动电路，还包括第一使能信号线EN1、第二使能信号线EN2和驱动控制单元；

第一使能信号线EN1，被配置为传输第一使能信号；

第二使能信号线EN2，被配置为传输第二使能信号；

第一开关SW1，耦接第一使能信号线EN1，被配置为在第一使能信号为高电平时导通，低电平时关断；

第二开关SW2，耦接第二使能信号线EN2，被配置为在第二使能信号为高电平时导通，低电平时关断；

驱动控制单元，分别与第一使能信号线EN1和第二使能信号线EN2耦接，被配置为根据读取操作指令、编程操作指令或擦除操作指令控制第一使能信号线EN1传输第一使能信号，且控制第二使能信号线EN2传输第二使能信号。

参考图3，通过第一使能信号线EN1可以控制第一个第一开关SW1、第二个第一开关SW1、第三个第一开关SW1以及第四个第一开关SW1的通断，通过第二使能信号线EN2可以控制第二开关SW2的通断。具体地，参考图4，第一使能信号线EN1在第一周期(Ton)内为高电平，此时第一开关SW1导通，第一使能信号线EN1在第二周期(Toff)内为低电平，此时第一开关SW1关断。第二使能信号线EN2在第三周期(ton)内为高电平，此时第二开关SW2导通，第二使能信号线EN2在第四周期(toff)内为低电平，此时第二开关SW2关断。

这里，参考图4，第二使能信号线EN2中第三周期(ton)的时长小于第一使能信号线EN1中第一周期(Ton)的时长，通过先导通第一开关SW1，后导通第二开关SW2的方式，使充电单元103在第二开关SW2导通期间能充电至目标电压。这里，充电单元103充电至第二半导体电路的第一端电压与第一半导体电路的第一端电压相等时可停止充电，此时，充电单元103的电压为目标电压。

在一实施例中，存储器的驱动电路，还包括驱动控制单元(未示出)，驱动控制单元用于控制对选中的存储单元进行读取、编程或擦除操作，读取、编程或擦除操作需要对存储单元施加不同的驱动电流，驱动控制单元通过分别控制第一使能信号线EN1传输第一使能信号，控制第二使能信号线EN2传输第二使能信号，以使第一电流镜单元101和第二电流镜单元102输出所需的驱动电流至存储单元。

本公开实施例中，驱动控制单元通过第一使能信号线EN1、第二使能信号线EN2实现对第一开关SW1和第二开关SW2的控制，以使第一电流镜单元101和第二电流镜单元102间歇性工作，有利于降低驱动电路的静态功耗。

在一些实施例中，参考图3，第一电流镜单元101包括：第一电流镜和第二电流镜；其中，

第一电流镜和第二电流镜的结构相同；

第一电流镜的输入端通过第一个第一开关SW1与电压源VDD耦接，第一电流镜的输出端与第二电流镜的输入端耦接，第二电流镜的输出端通过第二个第一开关SW1耦接第二电流镜单元102的输入端。

这里，第一电流镜单元101可包括两级电流镜，以第一电流镜单元101包括第一电流镜和第二电流镜进行说明。在本公开实施例的基础上，相应的增加电流镜的数量仍属于本公开的构思范围内。

在一示例中，第一电流镜和第二电流镜的结构相同，例如，第一电流镜和第二电流镜均采用共源共栅型电流镜结构，可减小驱动电路中电流的误差，提高驱动电路的输出精度。在另一示例中，第一电流镜和第二电流镜的结构不同。

在一示例中，第一电流镜和第二电流镜的镜像比例相同，例如，第一电流镜和第二电流镜的镜像比例均为1：1。在另一示例中，第一电流镜和第二电流镜的镜像比例不同，例如，第一电流镜的镜像比例为1：1，第二电流镜的镜像比例为1：3。这里，第一电流镜和第二电流镜的镜像比例可根据驱动电流的实际需求进行设置。

本公开实施例中，在第一个第一开关SW1和第二个第一开关SW1导通时，通过第一电流镜单元101中的第一电流镜和第二电流镜对参考电流Iref按照镜像比例放大后输出第一电流，传输至第二电流镜单元102。这里，优选第一电流镜和第二电流镜的结构相同，例如，第一电流镜和第二电流镜均采用共源共栅型电流镜结构，可减小驱动电路中电流的误差，提高驱动电路的输出精度。

在一些实施例中，参考图3，存储器的驱动电路还包括：第三个第一开关SW1，第一电流镜包括第一晶体管Q1和第二晶体管Q2，第二电流镜包括第三晶体管Q3和第四晶体管Q4；其中，

第一晶体管Q1的栅极与第二晶体管Q2的栅极耦接，第一晶体管Q1的源极与第二晶体管Q2的源极耦接，第一晶体管Q1的栅极还与第一晶体管Q1的漏极耦接，第一晶体管Q1的漏极通过第一个第一开关SW1与电压源VDD耦接，第二晶体管Q2的漏极通过第三个第一开关SW1与第三晶体管Q3的漏极耦接；

第三晶体管Q3的栅极与第四晶体管Q4的栅极耦接，第三晶体管Q3的源极与第四晶体管Q4的源极耦接，第三晶体管Q3的栅极还与第三晶体管Q3的漏极耦接，第四晶体管Q4的漏极与第二个第一开关SW1耦接；

第一晶体管Q1和第二晶体管Q2包括P型晶体管，第三晶体管Q3和第四晶体管Q4包括N型晶体管。

在一示例中，参考图3，第一电流镜包括第一晶体管Q1和第二晶体管Q2，第二电流镜包括第三晶体管Q3和第四晶体管Q4，在第一电流镜与第二电流镜之间设置第三个第一开关SW1，第三个第一开关SW1用于控制第一电流镜至第二电流镜的电流通路。在另一示例中，第一电流镜单元101可包括第一电流镜、第二电流镜和第三电流镜，可在第一电流镜与第二电流镜之间设置一第一开关SW1，并且在第二电流镜与第三电流镜之间设置又一第一开关SW1。这里，上述第一开关SW1均受第一使能信号线EN1控制，同步导通同步关断。

在本公开实施例的基础上，根据增加电流镜的数量相应的增加第一开关SW1的数量仍属于本公开的构思范围内。

这里，以第一电流镜包括两个P型晶体管，第二电流镜包括两个N型晶体管进行说明。组成第一电流镜和第二电流镜的具体晶体管类型及连接方式可根据驱动电流的实际需求进行设置，本公开在此不作限制。

具体地，参考图3，第一晶体管Q1的源极和第二晶体管Q2的源极耦接并接地端VSS(0V)，第三晶体管Q3和第四晶体管Q4的源极耦接并与正压端VP耦接，正压端VP的电压大于0。第一晶体管Q1和第二晶体管Q2包括P型晶体管，第三晶体管Q3和第四晶体管Q4包括N型晶体管，第一晶体管Q1和第二晶体管Q2采用共源共栅的连接方式，第三晶体管Q3和第四晶体管Q4采用共源共栅的连接方式，采用共源共栅结构可降低驱动电路中电流镜的沟道长度调制效应的影响，从而使存储器的驱动电路中镜像电流的误差减小。

需要说明的是，参考图3，第四晶体管Q4上的倾斜箭头表示第四晶体管Q4为可调晶体管，该晶体管的宽长比例可调。这里，可以根据驱动电流的实际需求将图3中所示晶体管设置为可调晶体管，本公开在此不作限制。

本公开实施例中，各电流镜中晶体管采用共源共栅的连接方式，可减小驱动电路中电流的误差，提高驱动电路的输出精度，以提高存储器性能。

在一些实施例中，参考图3，第一半导体电路包括第五晶体管Q5，第二半导体电路包括第六晶体管Q6；其中，

第五晶体管Q5的栅极与第二开关SW2耦接，第五晶体管Q5的漏极与第二个第一开关SW1耦接，第五晶体管Q5的栅极还与第五晶体管Q5的漏极耦接；

第六晶体管Q6的栅极与第二开关SW2耦接，第六晶体管Q6的漏极用于耦接存储单元；

第五晶体管Q5的源极和第六晶体管Q6的源极耦接；

第五晶体管Q5和第六晶体管Q6包括P型晶体管。

在一示例中，参考图3，第二电流镜单元102包括第五晶体管Q5和第六晶体管Q6，在第五晶体管Q5和第六晶体管Q6之间设置第二开关SW2，第二开关SW2用于控制第二电流镜单元102中第五晶体管Q5至第六晶体管Q6的电流通路。

这里，以第二电流镜单元102包括两个P型晶体管进行说明。组成第二电流镜单元102的具体晶体管类型及连接方式可根据驱动电流的实际需求进行设置，本公开在此不作限制。

具体地，参考图3，第五晶体管Q5的源极和第六晶体管Q6的源极耦接并与负压端VN耦接，负压端VN的电压小于0。第五晶体管Q5和第六晶体管Q6采用共源共栅的连接方式，采用共源共栅结构可降低驱动电路中电流镜的沟道长度调制效应的影响，从而使存储器的驱动电路中镜像电流的误差减小。

本公开实施例中，第二电流镜单元102中晶体管采用共源共栅的连接方式，可减小驱动电路中电流的误差，提高驱动电路的输出精度，以提升存储器性能。

在一些实施例中，参考图3，存储器的驱动电路还包括：电压跟随器104和第四个第一开关SW1；其中，

电压跟随器104的第一输入端与第一半导体电路的第一端耦接，电压跟随器104的第二输入端与电压跟随器104的输出端耦接，电压跟随器104的输出端还与第二开关SW2耦接，电压跟随器104的第一电压端通过第四个第一开关SW1与正压端VP耦接，正压端VP的电压大于0，电压跟随器104的第二电压端与负压端VN耦接，负压端VN的电压小于0；

电压跟随器104，被配置为在第一个第一开关SW1、第二个第一开关SW1、第四个第一开关SW1和第二开关SW2导通期间，将输出电流传输至充电单元103，以对充电单元103进行充电。

本实施例中，对于电流型驱动的存储阵列，参考图3，第五晶体管Q5和第六晶体管Q6之间存在较长的金属走线(metal)，可能造成电流传输损耗，需要通过放大电路来保证电流在较长的金属走线(metal)上的稳定传输，参考图3所示，在第五晶体管Q5和第六晶体管Q6之间增设电压跟随器104来保证电流的稳定传输，最后通过第六晶体管Q6输出驱动电流Iout至存储单元。

这里，以电压跟随器104作为第一半导体电路和第二半导体电路之间的放大电路进行说明，还可以采用其他类型的放大电路，本公开在此不作限制。

本公开实施例中，通过电压跟随器104，减少传输电流在第五晶体管Q5和第六晶体管Q6之间的金属走线上的损失，提高驱动电路的输出精度，以提升存储器性能。

在一些实施例中，参考图3，充电单元103包括：电容C；其中，

电容C的第一极板分别耦接第二开关SW2和第二半导体电路的第一端，电容C的第二极板与第一半导体电路的第三端和第二半导体电路的第三端耦接。

需要说明的是，为了降低存储器的驱动电路的功耗，需在驱动电路工作一段时间后断开驱动电路中的开关，然而断开驱动电路中的开关例如第二开关SW2，会导致第二半导体电路的第一端电压(参考图3，第六晶体管Q6的栅电压VD)降低，第二半导体电路可能无法输出所需驱动电流至存储单元，因此，本实施例中增设充电单元103，通过充电单元103在第二开关SW2导通期间充电，以使第二半导体电路的第一端电压与第一半导体电路的第一端电压相等，这样，充电单元103可以在第二开关SW2关断期间维持第六晶体管Q6的栅电压VD不变，因此，第二半导体电路可以持续稳定输出驱动电流至存储单元，满足存储单元的驱动需求。

这里，优选充电单元103包括：电容C，且电容C的容量需要满足在电容C充电期间，使第二半导体电路的第一端电压逐渐上升至与第一半导体电路的第一端电压相等，在第二半导体电路的第一端电压与第一半导体电路的第一端电压相等时，电容C停止充电。

本公开实施例中，通过电容C，在第二开关SW2关断期间维持第六晶体管Q6的栅电压VD不变，因此，驱动电路可以持续稳定输出驱动电流至存储单元，满足存储单元的驱动需求，并且降低驱动电路的功耗。

在一些实施例中，参考图5，存储器的驱动电路500包括n个如图3所示的存储器的驱动电路100，在实现读取、编程或擦除操作时可以提供n路不同电流(如图5中Iout1至Ioutn)至存储单元。

需要说明的是，存储器的驱动电路500中正压端VP至正压端VPn的电压不同，负压端VN至负压端VNn的电压不同，电容C1至电容Cn的电容容量不同，存储器的驱动电路500中其他元件参考上述存储器的驱动电路100的具体说明。

本公开实施例中，参考如图3所示的存储器的驱动电路，通过第一开关SW1、第二开关SW2和充电单元103，降低了存储器的驱动电路100在使用过程中的功耗。由于存储器的驱动电路500中每一存储器的驱动电路100的功耗降低，因此，可以大大降低本实施例中存储器的驱动电路500的功耗。

图6为根据一示例性实施例示出的存储器的示意图。基于上述存储器的驱动电路结构，本公开实施例提供一种存储器，如图6所示，存储器600包括：

根据上述实施例的存储器的驱动电路；以及

多个存储单元，耦接至存储器的驱动电路，被配置为根据存储器的驱动电路输出的驱动电流实现读取、编程或擦除操作。

在一实施例中，参考图6，多个存储单元与存储器的驱动电路耦接，通过该存储器的驱动电路输出驱动电流至存储单元，以实现对存储单元的读取、编程或擦除操作。在另一实施例中，存储器的驱动电路可包括n个子驱动电路，每一存储单元可与一子驱动电路耦接，存储器的驱动电路可以提供n路不同电流至存储单元，以实现读取、编程或擦除操作。

图7为根据一示例性实施例示出的存储器系统的示意图。基于上述存储器结构，本公开实施例提供一种存储器系统，如图7所示，包括如上述实施例所述的存储器，以及存储器控制器；其中，

存储器600；

存储器控制器706，耦接至存储器600，被配置为控制存储器600。

存储器系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。

如图7中所示，存储器系统700可以包括主机708和存储子系统702，存储子系统702具有一个或多个存储器600，存储子系统还包括存储器控制器706。主机708可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机708可以被配置为将数据发送到存储器600。或者，主机708可以被配置为从存储器600接收数据。

存储器600可以是本公开中公开的任何存储器。

根据一些实施方式，存储器控制器706还耦接到主机708。存储器控制器706可以管理存储在存储器600中的数据，并且与主机708通信。

在一些实施方式中，存储器控制器706被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。

在一些实施方式中，存储器控制器706被设计为用于在高占空比环境固态硬盘(SSD)或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器706可以被配置为控制存储器600的操作，例如读取和写入操作。存储器控制器706还可以被配置为管理关于存储在或要存储在存储器600中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器706还被配置为处理关于从存储器600读取的或者被写入到存储器600的数据的纠错码(ECC)。

存储器控制器706还可以执行任何其他合适的功能，例如，格式化存储器600。存储器控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储器控制器706可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器706和一个或多个存储器600可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统700可以实施并且封装到不同类型的终端电子产品中。

在如图8a中所示的一个示例中，存储器控制器706和单个存储器600可以集成到存储器卡802中。存储器卡802可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡802还可以包括将存储器卡802与主机(例如，图7中的主机708)耦接的存储器卡连接器804。

在如图8b中所示的另一示例中，存储器控制器706和多个存储器600可以集成到固态驱动器(SSD)806中。固态驱动器806还可以包括将固态驱动器806与主机(例如，图7中的主机708)耦接的固态驱动器连接器808。在一些实施方式中，固态驱动器806的存储容量和/或操作速度大于存储器卡802的存储容量和/或操作速度。

可以理解的是，存储器控制器706可以执行如本公开任一实施例提供的读取方法。

图9为根据一示例性实施例示出的存储器的驱动方法的流程示意图，存储器的驱动方法用于驱动如上述实施例所述的存储器，本公开实施例提供一种存储器的驱动方法，如图9所示，包括：

S100：控制第一个第一开关和第二个第一开关导通；其中，电压源通过第一个第一开关依次耦接第一电流镜单元、第二个第一开关和第二电流镜单元；

S200：在第一个第一开关和第二个第一开关导通期间，第一电流镜单元基于电压源传输的参考电流产生输出电流并传输至第二电流镜单元；

S300：控制第二开关导通；其中，第二电流镜单元包括：第一半导体电路和第二半导体电路，第一半导体电路的第一端耦接第二开关的第一节点，第二半导体电路的第一端耦接第二开关的第二节点，第一半导体电路的第二端耦接第二个第一开关，第二半导体电路的第二端用于耦接存储单元，第一半导体电路的第三端和第二半导体电路的第三端等电位；

S400：在第二开关导通期间，根据输出电流对充电单元进行充电，以使第二半导体电路的第一端电压与第一半导体电路的第一端电压相等；其中，充电单元，一端分别耦接第二开关和第二半导体电路的第一端，另一端耦接第一半导体电路的第三端和第二半导体电路的第三端；

S500：控制第二开关关断；

S600：在第二开关关断期间，通过充电单元放电维持第二半导体电路的第一端电压不变；

S700：控制第一个第一开关和第二个第一开关关断；

S800：在第一个第一开关、第二个第一开关和第二开关关断期间，通过第二半导体电路输出驱动电流至存储单元。

示例性地，参照图3所示，形成的存储器的驱动电路100，包括：第一电流镜单元101、至少两个第一开关SW1、电压源VDD、第二电流镜单元102、第二开关SW2以及充电单元103。

本实施例形成的第一电流镜单元101、至少两个第一开关SW1、电压源VDD、第二电流镜单元102、第二开关SW2以及充电单元103均可采用常规的集成电路加工工艺制造，工艺条件没有特殊要求，可与常规的集成电路加工工艺兼容，便于简化工艺流程节约制造成本。

在一实施例中，存储器，还包括驱动控制单元，存储器的驱动方法的执行主体可为驱动控制单元，驱动控制单元对选中的存储单元施加不同的驱动电流以进行读取、编程或擦除操作。

具体地，参考图3，可以在第一电流镜单元101与电压源VDD之间设置第一个第一开关SW1，在第一电流镜单元101与第二电流镜单元102之间设置第二个第一开关SW1。驱动控制单元通过控制第一个第一开关SW1和第二个第一开关SW1导通，以使第一电流镜单元101基于电压源VDD传输的参考电流产生输出电流并传输至第二电流镜单元102。

在一实施例中，第二电流镜单元102包括：第一半导体电路和第二半导体电路，第一半导体电路的第一端与第二半导体电路的第一端之间存在较长的金属走线(metal)，金属走线上设置有第二开关SW2。具体地，驱动控制单元控制第二开关SW2导通，对充电单元进行充电，以使第二半导体电路的第一端电压与第一半导体电路的第一端电压相等，随后驱动控制单元控制第二开关SW2关断，这样，充电单元103可以在第二开关SW2关断期间维持第二半导体电路的第一端电压不变，因此，第二半导体电路可以持续稳定输出驱动电流至存储单元，满足存储单元的驱动需求。

本公开实施例中，通过驱动控制单元控制第一开关和第二开关的通断实现第一电流镜单元和第二电流镜单元间歇性工作，有利于降低驱动电路的静态功耗，并且，由于充电单元可以在开关关断期间进行放电，维持第二半导体电路的第一端电压不变，因此，第二半导体电路可以持续稳定输出驱动电流至存储单元，满足存储单元的驱动电流需求。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (10)

1.一种存储器的驱动电路，其特征在于，包括：第一电流镜单元、至少两个第一开关、电压源、第二电流镜单元、第二开关以及充电单元；其中，

所述第一电流镜单元，输入端通过第一个所述第一开关耦接所述电压源，输出端通过第二个所述第一开关耦接所述第二电流镜单元的输入端，所述第二电流镜单元的输出端用于耦接存储单元；

所述第一电流镜单元，被配置为在第一个所述第一开关和第二个所述第一开关导通期间，基于所述电压源传输的参考电流产生输出电流并传输至所述第二电流镜单元；

所述第二电流镜单元包括：第一半导体电路和第二半导体电路；其中，所述第一半导体电路的第一端耦接所述第二开关的第一节点，所述第二半导体电路的第一端耦接所述第二开关的第二节点，所述第一半导体电路的第二端耦接第二个所述第一开关，所述第二半导体电路的第二端耦接所述存储单元，所述第一半导体电路的第三端和所述第二半导体电路的第三端耦接；

所述充电单元，一端分别耦接所述第二开关和所述第二半导体电路的第一端，另一端耦接所述第二半导体电路的第三端，被配置为在所述第二开关导通期间，根据所述输出电流进行充电，以使所述第二半导体电路的第一端电压与所述第一半导体电路的第一端电压相等；

所述充电单元，还被配置为在所述第二开关关断期间进行放电，以维持所述第二半导体电路的第一端电压不变；

所述第二半导体电路，被配置为在第一个所述第一开关、第二个所述第一开关和所述第二开关关断期间，输出驱动电流；其中，所述驱动电流传输至所述存储单元。

2.根据权利要求1所述的存储器的驱动电路，其特征在于，所述存储器的驱动电路，还包括第一使能信号线、第二使能信号线和驱动控制单元；

所述第一使能信号线，被配置为传输第一使能信号；

所述第二使能信号线，被配置为传输第二使能信号；

所述第一开关，耦接所述第一使能信号线，被配置为在所述第一使能信号为高电平时导通，低电平时关断；

所述第二开关，耦接所述第二使能信号线，被配置为在所述第二使能信号为高电平时导通，低电平时关断；

所述驱动控制单元，分别与所述第一使能信号线和所述第二使能信号线耦接，被配置为根据读取操作指令、编程操作指令或擦除操作指令控制所述第一使能信号线传输第一使能信号，且控制所述第二使能信号线传输第二使能信号。

3.根据权利要求1所述的存储器的驱动电路，其特征在于，所述第一电流镜单元包括：第一电流镜和第二电流镜；其中，

所述第一电流镜和所述第二电流镜的结构相同；

所述第一电流镜的输入端通过第一个所述第一开关与所述电压源耦接，所述第一电流镜的输出端与所述第二电流镜的输入端耦接，所述第二电流镜的输出端通过第二个所述第一开关耦接所述第二电流镜单元的输入端。

4.根据权利要求3所述的存储器的驱动电路，其特征在于，所述存储器的驱动电路还包括：第三个所述第一开关，所述第一电流镜包括第一晶体管和第二晶体管，所述第二电流镜包括第三晶体管和第四晶体管；其中，

所述第一晶体管的栅极与所述第二晶体管的栅极耦接，所述第一晶体管的源极与所述第二晶体管的源极耦接，所述第一晶体管的栅极还与所述第一晶体管的漏极耦接，所述第一晶体管的漏极通过第一个所述第一开关与所述电压源耦接，所述第二晶体管的漏极通过第三个所述第一开关与所述第三晶体管的漏极耦接；

所述第三晶体管的栅极与所述第四晶体管的栅极耦接，所述第三晶体管的源极与所述第四晶体管的源极耦接，所述第三晶体管的栅极还与所述第三晶体管的漏极耦接，所述第四晶体管的漏极与第二个所述第一开关耦接；

所述第一晶体管和所述第二晶体管包括P型晶体管，所述第三晶体管和所述第四晶体管包括N型晶体管。

5.根据权利要求1所述的存储器的驱动电路，其特征在于，第一半导体电路包括第五晶体管，所述第二半导体电路包括第六晶体管；其中，

所述第五晶体管的栅极与所述第二开关耦接，所述第五晶体管的漏极与第二个所述第一开关耦接，所述第五晶体管的栅极还与所述第五晶体管的漏极耦接；

所述第六晶体管的栅极与所述第二开关耦接，所述第六晶体管的漏极用于耦接所述存储单元；

所述第五晶体管的源极和所述第六晶体管的源极耦接；

所述第五晶体管和所述第六晶体管包括P型晶体管。

6.根据权利要求1所述的存储器的驱动电路，其特征在于，所述存储器的驱动电路还包括：电压跟随器和第四个所述第一开关；其中，

所述电压跟随器的第一输入端与所述第一半导体电路的第一端耦接，所述电压跟随器的第二输入端与所述电压跟随器的输出端耦接，所述电压跟随器的输出端还与所述第二开关耦接，所述电压跟随器的第一电压端通过第四个所述第一开关与正压端耦接，所述正压端的电压大于0，所述电压跟随器的第二电压端与负压端耦接，所述负压端的电压小于0；

所述电压跟随器，被配置为在第一个所述第一开关、第二个所述第一开关、第四个所述第一开关和所述第二开关导通期间，将所述输出电流传输至所述充电单元，以对所述充电单元进行充电。

7.根据权利要求1所述的存储器的驱动电路，其特征在于，所述充电单元包括：电容；其中，

所述电容的第一极板分别耦接所述第二开关和所述第二半导体电路的第一端，所述电容的第二极板与所述第一半导体电路的第三端和所述第二半导体电路的第三端耦接。

8.一种存储器，其特征在于，包括：

根据权利要求1至7中任一项所述的存储器的驱动电路；以及

多个存储单元，耦接至所述存储器的驱动电路，被配置为根据所述存储器的驱动电路输出的驱动电流实现读取、编程或擦除操作。

9.一种存储系统，其特征在于，包括：

根据权利要求8所述的存储器；以及

存储器控制器，耦接至所述存储器，被配置为控制所述存储器。

10.一种存储器的驱动方法，其特征在于，所述方法用于驱动如权利要求8所述的存储器，所述驱动方法包括：

控制第一个第一开关和第二个第一开关导通；其中，电压源通过第一个所述第一开关依次耦接第一电流镜单元、第二个所述第一开关和第二电流镜单元；

在第一个所述第一开关和第二个所述第一开关导通期间，第一电流镜单元基于电压源传输的参考电流产生输出电流并传输至所述第二电流镜单元；

控制第二开关导通；其中，所述第二电流镜单元包括：第一半导体电路和第二半导体电路，所述第一半导体电路的第一端耦接所述第二开关的第一节点，所述第二半导体电路的第一端耦接所述第二开关的第二节点，所述第一半导体电路的第二端耦接第二个所述第一开关，所述第二半导体电路的第二端用于耦接存储单元，所述第一半导体电路的第三端和所述第二半导体电路的第三端等电位；

在所述第二开关导通期间，根据所述输出电流对充电单元进行充电，以使第二半导体电路的第一端电压与第一半导体电路的第一端电压相等；其中，所述充电单元，一端分别耦接所述第二开关和所述第二半导体电路的第一端，另一端耦接所述第一半导体电路的第三端和所述第二半导体电路的第三端；

控制所述第二开关关断；

在所述第二开关关断期间，通过所述充电单元放电维持所述第二半导体电路的第一端电压不变；

控制第一个所述第一开关和第二个所述第一开关关断；

在第一个所述第一开关、第二个所述第一开关和所述第二开关关断期间，通过所述第二半导体电路输出驱动电流至所述存储单元。

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