CN115050653A - Soi芯片的晶圆级封装方法、系统及存储介质 - Google Patents
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Abstract
本申请涉及一种SOI芯片的晶圆级封装方法、系统及存储介质,方法包括:在SOI芯片上涂覆PI胶;根据预设的温升趋势对SOI芯片进行加热以固化PI胶并形成PI保护层,所述预设的温升趋势的最大峰值温度小于所述PI胶的半完全固化温度,且所述预设的温升趋势的持续时间大于或等于PI胶的固化时间;对PI保护层进行光刻以及显影以暴露所述SOI芯片上的焊盘;于溅射腔中对SOI芯片的表面进行溅射以形成种子层;对种子层进行光刻以形成与焊盘连接的电镀种子层;对电镀种子层进行电镀以形成金属柱;其中,在对SOI芯片的表面进行溅射之前,在溅射腔中预溅射若干数量的硅基假片。本申请改良了光刻工艺,减小高温对SOI制程的晶圆在固化PI胶的过程中所造成的损伤。
Description
技术领域
本申请涉及半导体芯片封装的领域,尤其是涉及一种SOI芯片的晶圆级封装方法、系统及存储介质。
背景技术
随着器件特征尺寸的缩小,器件内部PN结之间以及器件与器件之间通过衬底的相互作用愈来愈严重,出现了一系列材料、器件物理、器件结构和工艺技术等方面的新问题,使得亚0.1微米硅集成电路的集成度、可靠性以及电路的性能价格比受到影响。
SOI(Silicon-On-Insulator,硅晶体管结构在绝缘体之上)制程的晶圆以其独特的材料结构有效地改善了体硅材料所带来的不足,其可以减小短沟效应(SCE)、减小亚阈值漏电(subthreshold leakage, off-current)、提高饱和电流(on-current),能提供更高速(结电容变小)、低功耗的性能(低漏电)。随之而来的也带来了封装上的部分难题。
相较于传统纯Si基晶圆,SOI制程的晶圆的组成是Si-氧化层-Si,由于SOI 制程的晶圆自身的结构特性,导致其导热性以及散热性较Si基差,且存在键合。常见的PI固化条件一般会有一个半固化温度以及固化温度,在固化PI的过程中先缓慢上升至半固化温度并保持一定的时间,再将温度提升至固化温度并保持一定的时间。而常见的PI固化条件需要在350度保持两个小时,对于SOI制程的晶圆来说该温度条件会导致热量积压在晶圆中,可能会对器件造成损伤。
发明内容
为了改良光刻工艺,减小高温对SOI制程的晶圆在固化PI胶的过程中所造成的损伤,本申请提供一种SOI芯片的晶圆级封装方法、系统、终端及存储介质。
第一方面,本申请提供的一种SOI芯片的晶圆级封装方法采用如下的技术方案:
一种SOI芯片的晶圆级封装方法,包括:
在SOI芯片上涂覆PI胶;
根据预设的温升趋势对SOI芯片进行加热以固化PI胶并形成PI保护层,所述预设的温升趋势的最大峰值温度小于所述PI胶的半完全固化温度,且所述预设的温升趋势的持续时间大于或等于PI胶的固化时间;
对PI保护层进行光刻以及显影以暴露所述SOI芯片上的焊盘;
于溅射腔中对SOI芯片的表面进行溅射以形成种子层;
对种子层进行光刻以形成与焊盘连接的电镀种子层;
对电镀种子层进行电镀以形成金属柱;
其中,在对SOI芯片的表面进行溅射之前,在溅射腔中预溅射若干数量的硅基假片。
通过采用上述技术方案,一般来说,在半固化温度下经过长时间的固化即可实现对PI胶的初步固化,而且由于SOI芯片散热差的特性,SOI芯片只会用在对性能要求较高的场合,也不会用在高温环境中,因此采用这种特性来使得最大峰值温度小于半完全固化温度,可以直观的降低SOI芯片在固化过程中会受到的高温,减小高温对SOI制程的晶圆在固化PI胶的过程中所造成的损伤。
优选的,所述预设的温升趋势包括温升阶段以及保温阶段;
在所述温升阶段中,对所述SOI芯片进行加热的温度从所述初始温度逐渐提高至最大峰值温度;
在所述保温阶段中,对所述SOI芯片进行加热的温度维持最大峰值温度。
通过采用上述技术方案,温升阶段的缓慢提升加热温度可以提高整体固化的均匀性,减少由于各部分收缩不均匀而产生褶皱开裂的情况。
优选的,在对SOI芯片进行加热以固化PI胶的过程中,在既定间隔后,将测试探针轴向压制于所述PI保护层上;
获取测试探针于所述PI保护层上的接触点处的下陷量信息;
将所述下陷量信息与所预设的形变量信息进行比较;
若所述下陷量信息大于所预设的形变量信息,则表征该测试探针所对应的PI保护层处于未固化完全的状态。
优选的,所述测试探针与PI保护层的接触点位于正对于SOI芯片上的焊盘所在的位置处。
通过采用上述技术方案,当测试探针与未固化完全的PI保护层进行接触时,会对该部分的PI保护层的后续固化造成影响(例如产生孔洞等),而由于后续需要对PI保护层进行光刻和显影以去除焊盘所在部分的遮盖,因此对此处进行测试可以有效地保证PI保护层的完整性以及所制造的SOI封装的可靠性。
优选的,获取PI保护层上若干位置的下陷量信息,并获取获取点总数信息,其中,所述获取点总数信息等于所获取的下陷量信息的数量;
将各下陷量信息与所预设的形变量信息进行比较;
将下陷量信息小于或等于所预设的形变量信息的数量进行统计以获取固化点数量信息;
根据固化点数量信息与获取点总数信息计算占比量信息;
将占比量信息与预设的阈值信息进行比较,若占比量信息小于预设的阈值信息,则获取大于所预设的形变量信息的下陷量信息的总量以作为总下陷信息;
根据总下陷信息与预设的基值之间的比例关系换算延长时间信息,并根据所获得的延长时间信息对应延长温升趋势的持续时间。
优选的,在占比量信息大于预设的阈值信息时,则获取下陷量信息小于或等于所预设的形变量信息的第一点位信息,以及下陷量大于所预设的形变量信息的第二点位信息;
根据第一点位信息以及第二点位信息获取边界信息;
获取第二点位信息中相邻于边界信息处的边界点信息;
剔除第二点位信息中的边界点信息以作为中心区域点位信息;
通过测试探针获取位于中心区域点位信息所在点位的温度信息并求平均以获取平均温度信息;
将平均温度信息与最大峰值温度进行比较,若平均温度信息与最大峰值温度之间的差值满足预设的误差范围,则统计中心区域点位信息的点位数量,其中,所述点位数量与延时信息有预设的映射关系;
若平均温度信息与最大峰值温度之间的差值不满足预设的误差范围,则根据平均温度信息与最大峰值温度之间的差值对应提高最大峰值温度;
根据所获取的延时信息延长温升趋势的持续时间。
优选的,若干所述测试探针贯穿且滑移连接于同一模板上,且当测试探针与SOI芯片脱离时,所述测试探针与模板限位,当所述测试探针与PI保护层接触时,所述测试探针的顶端凸出所述模板的顶端;
当所述测试探针与PI保护层接触时,获取测试探针于所述PI保护层上的接触点处的下陷量信息的方法包括:
获取测试探针的端部凸出于模板顶端的凸出距离信息;
将凸出距离信息与预设的标准距离信息做差以获取下陷量信息。
第二方面,本申请提供的一种SOI芯片的晶圆级封装系统采用如下的技术方案:
一种SOI芯片的晶圆级封装系统,包括,
PI胶涂覆模块,用于在SOI芯片上涂覆PI胶;
加热固化模块,用于根据预设的温升趋势对SOI芯片进行加热以固化PI胶并形成PI保护层;
第一光刻显影模块,用于对PI保护层进行光刻以及显影以暴露所述SOI芯片上的焊盘;
种子层溅射模块,用于于溅射腔中对SOI芯片的表面进行溅射以形成种子层;
第二光刻显影模块,用于对种子层进行光刻以形成与焊盘连接的电镀种子层;
电镀模块,对电镀种子层进行电镀以形成金属柱;
其中,在对SOI芯片的表面进行溅射之前,在溅射腔中预溅射若干数量的硅基假片。
第三方面,本申请提供的一种计算机存储介质,能够存储相应的程序,采用如下的技术方案:
一种计算机可读存储介质,存储有能够被处理器加载并执行上述任一种SOI芯片的晶圆级封装方法的计算机程序。
综上所述,本申请通过改良光刻工艺,减小高温对SOI制程的晶圆在固化PI胶的过程中所造成的损伤。
附图说明
图1是SOI芯片封装的结构示意图。
图2是本发明其中一实施例的晶圆级封装方法的流程示意图。
图3是本发明其中一实施例的在对SOI芯片进行加热以固化PI胶的过程中的流程示意图。
图4是本发明其中一实施例的占比量信息小于预设的阈值信息时的流程示意图。
图5是本发明其中一实施例的占比量信息大于预设的阈值信息时的流程示意图。
附图标记说明:1、SI-氧化物-SI基板;2、焊盘;3、钝化层;4、PI保护层;5、电镀种子层;6、金属柱。
具体实施方式
以下结合附图1-图5对本申请作进一步详细说明。
本申请实施例公开一种SOI芯片的晶圆级封装方法,主要针对SOI芯片(Silicon-On-Insulator,硅晶体管结构在绝缘体之上的芯片)的特殊结构对整体的封装过程进行了改进,通过改变光刻制程中对PI保护层4的固化工艺,来使得对散热性较差以及并不耐高温的SOI芯片进行较好的保护,有效地提高了封装的可靠性。对于SOI制成的封装而言,参照图1,其由下致上依次包括SI-氧化物-SI基板1、钝化层3、PI保护层4、电镀种子层5以及电镀附着于电镀种子层5上的金属柱6。PI保护层4覆盖于钝化层3上,SI-氧化物-SI基板1上设置有焊盘2,电镀种子层5透过PI保护层4以及钝化层3后与焊盘2连接。而此处的方案主要针对于PI保护层4的固化工艺所做出的的改进。
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
另外,本文中术语“和/或”,仅仅是一种描述关联对象的关联关系,表示可以存在三种关系,例如,A和/或B,可以表示:单独存在A,同时存在A和B,单独存在B这三种情况。另外,本文中字符“/”,如无特殊说明,一般表示前后关联对象是一种“或”的关系。
下面结合说明书附图对本发明实施例作进一步详细描述。
参照图2,本发明实施例提供一种SOI芯片的晶圆级封装方法,所述方法的主要流程描述如下。
步骤S100:在SOI芯片上涂覆PI胶。
其中,SOI芯片包括了SI-氧化物-SI基板1,SI-氧化物-SI基板1上设置有若干焊盘2,并且在SI-氧化物-SI基板1上覆盖将焊盘2暴露的钝化层3,涂覆的PI胶会覆盖在SOI芯片的钝化层3表面并完整遮盖暴露的焊盘2。
步骤S200:根据预设的温升趋势对SOI芯片进行加热以固化PI胶并形成PI保护层4。
其中,预设的温升趋势具有一个最大的最大峰值温度,且整体的温升趋势可以沿着时间轴分为温升阶段以及保温阶段。在温升阶段中,对SOI芯片进行加热的温度从初始温度逐渐提高至最大峰值温度。在保温阶段中,对SOI芯片进行加热的温度始终维持在最大峰值温度附近。在此处,最大峰值温度小于PI胶的半完全固化温度,且预设的温升趋势的持续时间大于或等于PI胶的固化时间。
举例说明,常见的PI胶(例如HD4100)在300℃以下时处于半完全固化的状态,而在370℃时就达到了完全固化的状态,因为在该步骤中,可以将最大峰值温度设定在260°左右,并且将保温阶段的时间拉长至3h左右(传统的PI固化工艺最大峰值温度设定在360℃左右且持续2h)。而由于SOI芯片其自身散热性差的特性,采用SOI制程制成的芯片并不会用在高温的环境中,因此在后续使用的过程中也无需担心会超过固化时的最大峰值温度。在其他可以实现的方式中,也可以直接采用标定的固化温度较低的低温PI胶实现固化(例如标定的固化温度即为250℃左右的BL301)。
步骤S300:对PI保护层4进行光刻以及显影以暴露所述SOI芯片上的焊盘2。
其中,光刻的过程中需要通过掩模板进行实现,光线通过掩模板上的设计图形透射在PI保护层4上,使对应焊盘2处的PI保护层4保持小分子,其他位置的PI保护层4聚合成大分子。显影则是通过显影液将对应焊盘2开口处的小分子溶解后洗出,使得涂覆在芯片上的PI保护层4上能够开出与掩膜板上对应的设计图形的开口,从而将焊盘2暴露出来。
步骤S400:于溅射腔中对SOI芯片的表面进行溅射以形成种子层。
其中,种子层通过在SOI芯片的表面进行均匀溅射形成,因而其在PI保护层4上以及PI保护层4的开口处均有覆盖,在一种实施方式,其可以由1000A Ti+4000A Cu组成。
但是由于SOI芯片的基底与SI基芯片的基底不同,如若采用与SI基芯片相同的电压进行溅射,由于SOI芯片的基底的阻值较大,会导致自偏压较小,无法使等离子体获得大的动能去轰击靶材或者轰击氧化层。导致发生刻蚀氧化物不完全,或者溅射层不致密,溅射层结合力不好的情况。因此,在溅射过程中,还包括:
步骤S410:将溅射腔中的空间进行清洁以排出杂物。
这种方式可以有效地使腔体内的空间保持干净,有利于自偏压的形成。
步骤S410:预先在溅射腔中放入若干数量的硅基假片进行预溅射。
其中,硅基假片指的是仅有硅基板的芯片,这种方式可以在溅射SOI芯片之前现在腔体内营造一个氛围,使得自偏压可以预先达到所需的要求。
此外,在溅射过程中,针对于SOI芯片的特殊性,可以重复多次对PI保护层4以及钝化层3进行刻蚀来解决使得开口处氧化层残留的问题,随后再依次溅射TI层和CU层来实现溅射种子层的流程。
步骤S500:对种子层进行光刻以形成与焊盘2连接的电镀种子层5。
其中,该步骤中的电镀种子层5去除了种子层在PI保护层4上多余的部分,而只留下供步骤S600中电镀形成金属柱6的部分。
步骤S600:对电镀种子层5进行电镀以形成金属柱6。
在本实施例中,虽然经过了步骤S200中的步骤可以将PI保护层4较好的在较低的温度下而固化在SOI芯片上,但是由于温度未达到PI胶标定的温度,会导致在固化过程中出现部分区域未固化的情况,虽然一味的延长固化时间可以有效地解决这个问题,但是会极大的影响生产效率,因此需要通过判断PI胶的固化程度并对应动态调整最大峰值温度以及整体的固化时间。具体的,在对SOI芯片进行加热以固化PI胶的过程中,参照图3-图5,所述方法还包括:
步骤S210:在既定间隔后,将测试探针轴向压制于所述PI保护层4。
其中,测试探针是若干竖直布置的测试探针,并且贯穿且滑移连接于同一模板上。该模板在一竖直升降机构的作用下可以在竖向空间中进行上升和下降,而测试探针的上端与模板之间有一限位结构,在模板将测试探针悬空时,测试探针的上端会被模板限位而随着模板的竖向移动而同步移动。在当模板向下移动时,测试探针会与下方的SOI芯片上的PI保护层4进行接触,当测试探针完全与PI保护层4接触时,模板的下移会使得测试探针完全通过自身的重力而压制于PI保护层4上,而测试探针的上端会凸出模板的顶端。此处,既定间隔时刻会长于温升阶段的持续时间,从而保证测试探针轴向压制于PI保护层4的时间节点处于保温阶段中。一般而言,对于前述应用的PI胶而言,可以将既定间隔时刻设定在2.8h。
步骤S220:获取测试探针于所述PI保护层4上的接触点处的下陷量信息。
其中,下陷量信息表示了测试探针在PI保护层4的表面接触时,在测试探针自身的重力作用下PI保护层4所发生的形变量,一般而言,对于固化的PI保护层4所测得的下陷量信息会远小于未固化的PI保护层4所测得的下陷量信息。对于下陷量信息的具体测算方式,可以通过对测试探针上端凸出模板的顶端的长度来对应的计算下陷量信息。具体包括:
步骤S221:获取测试探针的端部凸出于模板顶端的凸出距离信息。
其中,凸出距离信息指的是测试探针的端部凸出于模板的顶面的距离,这部分的测量可以通过非接触式距离传感器获得。
步骤S222:将凸出距离信息与预设的标准距离信息做差以获取下陷量信息。
其中,预设的标准距离信息指的是假定SOI芯片的表面是不可形变的刚体,在相同情况下测试探针与其接触时,测试探针的端部凸出于模板的顶面的距离,因此,下陷量信息即可将凸出距离信息与预设的标准距离信息做差来获得。
步骤S230:获取PI保护层4上若干位置的下陷量信息,并获取获取点总数信息。
其中,对于测试探针对PI保护层4的测试可以对所有焊盘2所在的位置进行同时测试,也可以采用间隔测试的方式对焊盘2所在的位置进行测试。而每一个测试探针在测量的过程中均会有对应的唯一编码,而通过测试探针获取的下陷量信息会与该测试探针进行绑定,从而可以直观的体现出PI保护层4上各个点位的下陷量的情况。此处,获取点总数信息指代的是测试探针的总数,也代表着所获取的下陷量信息的数量。
步骤S240:将各下陷量信息与所预设的形变量信息进行比较。
其中,所预设的形变量信息可以通过预先测算的方式得到,可以先选用一块通过上述步骤S200固化的SOI芯片来测试相同情况下测试探针轴向压制于PI保护层4上时的形变量信息,一般来说,可以将这个形变量信息乘以一个误差系数来满足一定的误差要求。
此处,当PI保护层4处于固化完全的状态时,其下陷量信息应当是与测试过程中测试探针的形变量信息相近的,而在当PI保护层4未处于固化完全的状态下时,由于其还具有一定的流体特性,使得测试探针与之接触时会下陷的更多,因此当下陷量信息大于所预设的形变量信息时即可表征该测试探针所对应的PI保护层4处于未固化完全的状态。
需要注意的是,当测试探针与未固化完全的PI保护层4进行接触时,会对该部分的PI保护层4的后续固化造成影响(例如产生孔洞等),因此,测试探针与PI保护层4的接触点位于正对于SOI芯片上的焊盘2所在的位置处,且测试探针的直径小于或等于焊盘2的直径。而由于后续需要对PI保护层4进行光刻和显影以去除焊盘2所在部分的遮盖,因此对此处进行测试可以有效地保证PI保护层4的完整性以及所制造的SOI封装的可靠性。
步骤S250:将下陷量信息小于或等于所预设的形变量信息的数量进行统计以获取固化点数量信息。
其中,由步骤S240可知,当下陷量信息小于或等于所预设的形变量信息时,即代表该点位处于固化完全的状态,因此固化点数量信息即代表着经过测试而表示出其已经处于固化完全的状态的点位的数量总和。
步骤S260:根据固化点数量信息与获取点总数信息计算占比量信息,并将占比量信息与预设的阈值信息进行比较。
其中,占比量信息表示着固化完全的点位在所有点位中的占比,一般直接通过固化点数量除以获取点总数信息得到。
步骤S2610:若占比量信息小于预设的阈值信息,则获取大于所预设的形变量信息的下陷量信息的总量以作为总下陷信息。
其中,若占比量信息小于预设的阈值信息,则表明在预设的间隔时刻下,PI保护层4未固化的部分的占比过大,因此需要通过延长整体固化时间来保证PI保护层4都可以固化完成。总下陷信息指的是所有未固化完全的部分的测试探针的下陷量信息的总值。
步骤S2611:根据总下陷信息与预设的基值之间的比例关系换算延长时间信息,并根据所获得的延长时间信息对应延长温升趋势的持续时间。
其中,总下陷信息与预设的基值之间可以通过相除来得到对应的比例关系,而该比例关系与延长时间信息之间具有一预设的映射关系,即每一比例关系会对应一个所需延长的延长时间信息,也可以通过多次试验并列出经验公式的方式来得到对应的延长时间信息。此处,整体的温升趋势的持续时间需要长于既定间隔时刻。而所获取的延长时间信息延长的持续时间实则为延长保温阶段的整体持续时间。
步骤S2620:若占比量信息大于预设的阈值信息,则获取下陷量信息小于或等于所预设的形变量信息的第一点位信息,以及下陷量大于所预设的形变量信息的第二点位信息。
其中,若占比量信息大于预设的阈值信息,则表明在经过间隔时刻后的固化程度大致满足了所需的固化要求,但仍然有部分区域未固化完成,这一部分可能是由于受热不均匀导致的。此处,第一点位信息代表的是已经固化完全的点位,第二点位信息代表的是仍未固化完全的点位。通过第一点位信息以及第二点位信息可以大致表示出PI保护层4上的固化区域以及未固化区域。
步骤S2621:根据第一点位信息以及第二点位信息获取边界信息。
其中,边界信息指的是位于固化区域与未固化区域之间的连接处,其一般是第二点位信息的外边沿处,而由于点位与点位之间会有较大的间隙,因此边界信息可以是第二点位信息外围的点位与第一点位信息外围的点位之间的中点的连线。
步骤S2622:获取第二点位信息中相邻于边界信息处的边界点信息。
其中,由于边界信息的限定,因此边界点信息即为第二点位信息最外侧的点位,其也可以表示出第二点位信息所包含区域的外围点位。这些边界点信息的确定可以是相邻于边界信息的所有第二点位信息。
步骤S2623:剔除第二点位信息中的边界点信息以作为中心区域点位信息。
其中,中心区域点位信息指的是除去所有边界点信息的第二点位信息,只需在所有的第二点位信息中对应删除步骤S2622中获取的边界点信息即可得到该步骤中所需的中心区域点位信息。
步骤S2624:通过测试探针获取位于中心区域点位信息所在点位的温度信息并求平均以获取平均温度信息。
其中,由于中心区域点位信息中的PI胶未完全固化,因此测试探针获取的温度是为完全固化的PI胶内部的温度,因此可以通过在测试探针中复合各种用于采集温度的传感器来实现,根据环境温度的要求可以选择热电偶或是FBG传感器等实现。而平均温度信息即为所有中心区域点位的测试探针获取的温度信息的平均值。
步骤S2625:将平均温度信息与最大峰值温度进行比较,若平均温度信息与最大峰值温度之间的差值满足预设的误差范围,则统计中心区域点位信息的点位数量,其中,所述点位数量与延时信息有预设的映射关系。
其中,如果平均温度信息与最大峰值温度之间的差值满足预设的误差范围,即说明PI胶的温度与加热的环境温度较为接近,因此存在未固化完全的PI胶说明是整体温升趋势的持续时间不足,因此通过统计中心区域点位信息的点位数量可以较好的计算有多大的区域未固化完全,再通过该部分区域的大小来对应改变延时信息的多少,这部分的映射关系可以通过预先的经验公式所得或是通过多次实验测量取平均值的方式来得到。
步骤S2626:若平均温度信息与最大峰值温度之间的差值不满足预设的误差范围,则根据平均温度信息与最大峰值温度之间的差值对应提高最大峰值温度,并统计中心区域点位信息的点位数量,其中,所述点位数量与延时信息有预设的映射关系。
其中,如果平均温度信息与最大峰值温度之间的差值不满足预设的误差范围,即说明PI胶的温度与加热的环境温度相差较大,因此存在未固化完全的PI胶说明是最大峰值温度设定较低所导致的,对于具体的调节方式,可以通过提高最大峰值温度来补偿使得平均温度信息可以尽可能的接近一开始所设定的最大峰值温度。此后,再如同步骤S2625中的延时信息的获取方式计算并延长温升趋势的持续时间,来保证调整温度后的固化时间可以满足要求。
步骤S2627:根据所获取的延时信息延长温升趋势的持续时间。
基于同一发明构思,本申请实施例还公开一种SOI芯片的晶圆级封装系统,其包括:
PI胶涂覆模块,用于在SOI芯片上涂覆PI胶。
加热固化模块,用于根据预设的温升趋势对SOI芯片进行加热以固化PI胶并形成PI保护层4。
第一光刻显影模块,用于对PI保护层4进行光刻以及显影以暴露所述SOI芯片上的焊盘2。
种子层溅射模块,用于于溅射腔中对SOI芯片的表面进行溅射以形成种子层。
第二光刻显影模块,用于对种子层进行光刻以形成与焊盘2连接的电镀种子层5。
电镀模块,对电镀种子层5进行电镀以形成金属柱6。
所属领域的技术人员可以清楚地了解到,为描述的方便和简洁,仅以上述各功能模块的划分进行举例说明,实际应用中,可以根据需要而将上述功能分配由不同的功能模块完成,即将装置的内部结构划分成不同的功能模块,以完成以上描述的全部或者部分功能。上述描述的系统,装置和单元的具体工作过程,可以参考前述方法实施例中的对应过程,在此不再赘述。
在本申请所提供的几个实施例中,应该理解到,所揭露的系统,装置和方法,可以通过其它的方式实现。例如,以上所描述的装置实施例仅仅是示意性的,例如,所述模块或单元的划分,仅仅为一种逻辑功能划分,实际实现时可以有另外的划分方式,例如多个单元或组件可以结合或者可以集成到另一个系统,或一些特征可以忽略,或不执行。另一点,所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口,装置或单元的间接耦合或通信连接,可以是电性,机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的,作为单元显示的部件可以是或者也可以不是物理单元,即可以位于一个地方,或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外,在本申请各个实施例中的各功能单元可以集成在一个处理单元中,也可以是各个单元单独物理存在,也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现,也可以采用软件功能单元的形式实现。
本发明实施例还提供一种计算机可读存储介质,存储有能够被处理器加载执行时实现如图2-图5流程中所述的各个步骤。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时,可以存储在一个计算机可读取存储介质中。基于这样的理解,本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来,该计算机软件产品存储在一个存储介质中,包括若干指令用以使得一台计算机设备(可以是个人计算机,服务器,或者网络设备等)或处理器(processor)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括:U盘、移动硬盘、只读存储器(Read-Only Memory,ROM)、随机存取存储器(Random Access Memory,RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述,以上实施例仅用以对本申请的技术方案进行了详细介绍,但以上实施例的说明只是用于帮助理解本发明的方法及其核心思想,不应理解为对本发明的限制。本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种SOI芯片的晶圆级封装方法,其特征在于,包括:
在SOI芯片上涂覆PI胶;
根据预设的温升趋势对SOI芯片进行加热以固化PI胶并形成PI保护层(4),所述预设的温升趋势的最大峰值温度小于所述PI胶的半完全固化温度,且所述预设的温升趋势的持续时间大于或等于PI胶的固化时间;
对PI保护层(4)进行光刻以及显影以暴露所述SOI芯片上的焊盘(2);
于溅射腔中对SOI芯片的表面进行溅射以形成种子层;
对种子层进行光刻以形成与焊盘(2)连接的电镀种子层(5);
对电镀种子层(5)进行电镀以形成金属柱(6);
其中,在对SOI芯片的表面进行溅射之前,在溅射腔中预溅射若干数量的硅基假片。
2.根据权利要求1所述的SOI芯片的晶圆级封装方法,其特征在于,
所述预设的温升趋势包括温升阶段以及保温阶段;
在所述温升阶段中,对所述SOI芯片进行加热的温度从初始温度逐渐提高至最大峰值温度;
在所述保温阶段中,对所述SOI芯片进行加热的温度维持最大峰值温度。
3.根据权利要求2所述的SOI芯片的晶圆级封装方法,其特征在于,在对SOI芯片进行加热以固化PI胶的过程中,在既定间隔后,将测试探针轴向压制于所述PI保护层(4)上;
获取测试探针于所述PI保护层(4)上的接触点处的下陷量信息;
将所述下陷量信息与所预设的形变量信息进行比较;
若所述下陷量信息大于所预设的形变量信息,则表征该测试探针所对应的PI保护层(4)处于未固化完全的状态。
4.根据权利要求3所述的SOI芯片的晶圆级封装方法,其特征在于,所述测试探针与PI保护层(4)的接触点位于正对于SOI芯片上的焊盘(2)所在的位置处。
5.根据权利要求3所述的SOI芯片的晶圆级封装方法,其特征在于,获取PI保护层(4)上若干位置的下陷量信息,并获取获取点总数信息,其中,所述获取点总数信息等于所获取的下陷量信息的数量;
将各下陷量信息与所预设的形变量信息进行比较;
将下陷量信息小于或等于所预设的形变量信息的数量进行统计以获取固化点数量信息;
根据固化点数量信息与获取点总数信息计算占比量信息;
将占比量信息与预设的阈值信息进行比较,若占比量信息小于预设的阈值信息,则获取大于所预设的形变量信息的下陷量信息的总量以作为总下陷信息;
根据总下陷信息与预设的基值之间的比例关系换算延长时间信息,并根据所获得的延长时间信息对应延长温升趋势的持续时间。
6.根据权利要求5所述的SOI芯片的晶圆级封装方法,其特征在于,在占比量信息大于预设的阈值信息时,则获取下陷量信息小于或等于所预设的形变量信息的第一点位信息,以及下陷量大于所预设的形变量信息的第二点位信息;
根据第一点位信息以及第二点位信息获取边界信息;
获取第二点位信息中相邻于边界信息处的边界点信息;
剔除第二点位信息中的边界点信息以作为中心区域点位信息;
通过测试探针获取位于中心区域点位信息所在点位的温度信息并求平均以获取平均温度信息;
将平均温度信息与最大峰值温度进行比较,若平均温度信息与最大峰值温度之间的差值满足预设的误差范围,则统计中心区域点位信息的点位数量,其中,所述点位数量与延时信息有预设的映射关系;
若平均温度信息与最大峰值温度之间的差值不满足预设的误差范围,则根据平均温度信息与最大峰值温度之间的差值对应提高最大峰值温度,统计中心区域点位信息的点位数量,其中,所述点位数量与延时信息有预设的映射关系;
根据所获取的延时信息延长温升趋势的持续时间。
7.根据权利要求5所述的SOI芯片的晶圆级封装方法,其特征在于,
若干所述测试探针贯穿且滑移连接于同一模板上,且当测试探针与SOI芯片脱离时,所述测试探针与模板限位,当所述测试探针与PI保护层(4)接触时,所述测试探针的顶端凸出所述模板的顶端;
当所述测试探针与PI保护层(4)接触时,获取测试探针于所述PI保护层(4)上的接触点处的下陷量信息的方法包括:
获取测试探针的端部凸出于模板顶端的凸出距离信息;
将凸出距离信息与预设的标准距离信息做差以获取下陷量信息。
8.一种SOI芯片的晶圆级封装系统,其特征在于,包括,
PI胶涂覆模块,用于在SOI芯片上涂覆PI胶;
加热固化模块,用于根据预设的温升趋势对SOI芯片进行加热以固化PI胶并形成PI保护层(4);
第一光刻显影模块,用于对PI保护层(4)进行光刻以及显影以暴露所述SOI芯片上的焊盘(2);
种子层溅射模块,用于于溅射腔中对SOI芯片的表面进行溅射以形成种子层;
第二光刻显影模块,用于对种子层进行光刻以形成与焊盘(2)连接的电镀种子层(5);
电镀模块,对电镀种子层(5)进行电镀以形成金属柱(6);
其中,在对SOI芯片的表面进行溅射之前,在溅射腔中预溅射若干数量的硅基假片。
9.一种计算机可读存储介质,其特征在于,存储有能够被处理器加载并执行如权利要求1至7中任一种方法的计算机程序。
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0964237A (ja) * | 1995-08-21 | 1997-03-07 | Hitachi Ltd | 実装用半導体装置とその実装方法 |
JP2005039017A (ja) * | 2003-07-18 | 2005-02-10 | Hitachi Ltd | 半導体装置の製造方法および配線基板の製造方法 |
US20050250255A1 (en) * | 1998-12-21 | 2005-11-10 | Ying-Chih Chen | Over-passivation process of forming polymer layer over IC chip |
TW200822304A (en) * | 2006-11-09 | 2008-05-16 | Orient Semiconductor Elect Ltd | A film and chip packaging process using the same |
US20090111261A1 (en) * | 2004-07-16 | 2009-04-30 | Megica Corporation | Over-passivation process of forming polymer layer over IC chip |
CN103383330A (zh) * | 2012-05-04 | 2013-11-06 | 宏启胜精密电子(秦皇岛)有限公司 | 材料固化程度测试系统、测试方法及防焊层的制作方法 |
CN105140136A (zh) * | 2009-03-30 | 2015-12-09 | 高通股份有限公司 | 使用顶部后钝化技术和底部结构技术的集成电路芯片 |
CN108288616A (zh) * | 2016-12-14 | 2018-07-17 | 成真股份有限公司 | 芯片封装 |
CN111128749A (zh) * | 2018-10-31 | 2020-05-08 | 中芯集成电路(宁波)有限公司 | 使用可光刻键合材料的晶圆级封装方法 |
-
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0964237A (ja) * | 1995-08-21 | 1997-03-07 | Hitachi Ltd | 実装用半導体装置とその実装方法 |
US20050250255A1 (en) * | 1998-12-21 | 2005-11-10 | Ying-Chih Chen | Over-passivation process of forming polymer layer over IC chip |
JP2005039017A (ja) * | 2003-07-18 | 2005-02-10 | Hitachi Ltd | 半導体装置の製造方法および配線基板の製造方法 |
US20090111261A1 (en) * | 2004-07-16 | 2009-04-30 | Megica Corporation | Over-passivation process of forming polymer layer over IC chip |
TW200822304A (en) * | 2006-11-09 | 2008-05-16 | Orient Semiconductor Elect Ltd | A film and chip packaging process using the same |
CN105140136A (zh) * | 2009-03-30 | 2015-12-09 | 高通股份有限公司 | 使用顶部后钝化技术和底部结构技术的集成电路芯片 |
CN103383330A (zh) * | 2012-05-04 | 2013-11-06 | 宏启胜精密电子(秦皇岛)有限公司 | 材料固化程度测试系统、测试方法及防焊层的制作方法 |
CN108288616A (zh) * | 2016-12-14 | 2018-07-17 | 成真股份有限公司 | 芯片封装 |
CN111128749A (zh) * | 2018-10-31 | 2020-05-08 | 中芯集成电路(宁波)有限公司 | 使用可光刻键合材料的晶圆级封装方法 |
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